靜態時序電路

❶ 為什麼ic設計時要進行靜態時序分析

ic設計中進行靜態時序分析的主要目的是確保設計的電路滿足要求的建立時間和保持時間。建立時間是指在時鍾信號觸發邊沿到來之前，輸入端數據保持不變的時間，如果建立時間不滿足，則數據不能被正確的讀入；保持時間是指時鍾信號觸發邊沿到來之後，輸入端數據保持不變的時間，如果保持時間不滿足，則數據不能被正確鎖存。

❷ 什麼是CMOS靜態電路

cmos就是場效應晶體管 由他構成的未處於工作狀態的電路就叫靜態電路

❸ 什麼是時序電路

時序電路是指各路輸入信號都是由同一個脈沖信號（CP）控制的;
非時序電路是指各路輸入信號是可由不同的脈沖信號既多個cp脈沖控制的.

❹ 靜態時序分析和動態時序模擬各有什麼特點

動態時序分析
動態時序分析就是通常我們所說的模擬，該模擬可以驗證功能，也可以驗證時序，首先確定測試向量，輸入硬體模型，進行模擬。由於為了完整地測試每條路徑的功能或者時序是否都滿足，測試向量需要很大，也不能保證100%的覆蓋率。如果到了門級的模擬將非常消耗時間。

靜態時序分析
靜態時序分析只能分析時序要求而不能進行功能驗證。不需要測試向量，能比動態時序分析快地多的完成分析。靜態時序分析只能對同步電路進行分析，而不能對非同步電路進行時序分析。但是它卻可以驗證每一條路徑，發現時序的重大問題，比如建立時間和保持時間沖突，slow path以及過大的時鍾偏移。

靜態時序分析的優缺點
靜態時序分析可以大大提高模擬時間，並能100%覆蓋所有的路徑。它通過預先計算所有的延時來提高速度。包括內部門延時以及外部的線延時。靜態時序分析並不是簡單的把各個延時相加，而是引入真值表，分析各種輸入情況下所有可能經過的路徑，而且能識別flase path。但是由於在深亞微米的工藝條件下，靜態時序分析不能完整的把所有影響延時的因素給包含進去，因此在關鍵路徑方面，便可以用STA工具導出關鍵路徑的spice網表，用門級或者管級模擬工具進行電路模擬，以確定時序的正確性。

❺ 如何用quartus做靜態時序分析

用Altera的話來講，timequest timing analyzer是一個功能強大的，ASIC-style的時序分析工具。採用工業標准--SDC（synopsys design contraints）--的約束、分析和報告方法來驗證你的設計是否滿足時序設計的要求。在用戶的角度，從我使用TimeQuest的經驗看，它與IC設計中經常用到的比如prime time，time craft等STA軟體是比較類似的。用過prime time或time craft的朋友是非常容易上手的。
在這一系列的文章里，我將會拿一個DAC7512控制器的verilog設計作為例子，詳細講解如何使用TimeQuest進行時序設計和分析。

❻ fpga的靜態時序分析是在什麼時候做的

靜態時序分析可以在邏輯綜合、布局布線等步驟後進行，FPGA EDA工具在布局布線完成後給出STA結果。

靜態變數的類型關鍵字是static。 靜態變數當然是屬於靜態存儲方式，但是屬於靜態存儲方式的量不一定就是靜態變數， 例如外部變數雖屬於靜態存儲方式，但不一定是靜態變數，必須由 static加以定義後才能成為靜態外部變數，或稱靜態全局變數。 對於自動變數，它屬於動態存儲方式。 但是也可以用static定義它為靜態自動變數，或稱靜態局部變數，從而成為靜態存儲方式。 由此看來，一個變數可由static進行再說明，並改變其原有的存儲方式。
靜態局部變數屬於靜態存儲方式，它具有以下特點：
(1)靜態局部變數在函數內定義，但不像自動變數那樣，當調用時就存在，退出函數時就消失。靜態局部變數始終存在著，也就是說它的生存期為整個源程序。
(2)靜態局部變數的生存期雖然為整個源程序，但是其作用域仍與自動變數相同，即只能在定義該變數的函數內使用該變數。退出該函數後， 盡管該變數還繼續存在，但不能使用它。
(3)允許對構造類靜態局部量賦初值。若未賦以初值，則由系統自動賦值。數值型變數自動賦初值0，字元型變數賦空字元。
(4)對基本類型的靜態局部變數若在說明時未賦以初值，則系統自動賦予0值。而對自動變數不賦初值，則其值是不定的。 根據靜態局部變數的特點， 可以看出它是一種生存期為整個源文件的量。雖然離開定義它的函數後不能使用，但如再次調用定義它的函數時，它又可繼續使用， 而且保存了前次被調用後留下的值。 因此，當多次調用一個函數且要求在調用之間保留某些變數的值時，可考慮採用靜態局部變數。雖然用全局變數也可以達到上述目的，但全局變數有時會造成意外的副作用，因此仍以採用局部靜態變數為宜。

❼ 為什麼靜態時序分析只能對同步電路進行分析，而不能對非同步電路進行時序分析

靜態時序對於同步電路容易找、對應關系。

靜態時序分析根據一定的模型從網表中創建無向圖，計算路徑延遲的總和，如果所有的路徑都滿足時序約束和規范，那麼認為電路設計滿足時序約束規范。

靜態時序分析的方法不依賴於激勵，且可以窮盡所有路徑，運行速度很快，佔用內存很少。它完全克服了動態時序驗證的缺陷，適合大規模的電路設計驗證。對於同步設計電路，可以藉助於靜態時序分析工具完成時序驗證的任務。

(7)靜態時序電路擴展閱讀：

靜態時序分析中的「靜態」一詞，暗示了這種時序分析是一種與輸入激勵無關的方式進行的，並且其目的是通過遍歷所有傳輸路徑，尋找所有輸入組合下電路的最壞延遲情況。這種方法的計算效率使得它有著廣泛的應用，盡管它也存在一些限制。一種被稱為PERT的方法在靜態時序分析中使用較為普遍。

事實上，PERT這個稱呼是一種錯誤用法，在許多有關靜態時序分析的文獻中，所謂的PERT方法是指關鍵路徑法，它在許多項目管理中被應用。

❽ 如何學習數字電路中的靜態時序分析

動態時序分析
動態時序分析就是通常我們所說的模擬，該模擬可以驗證功能，也可以驗證時序，首先確定測試向量，輸入硬體模型，進行模擬。由於為了完整地測試每條路徑的功能或者時序是否都滿足，測試向量需要很大，也不能保證100%的覆蓋率。如果到了門級的模擬將非常消耗時間。

靜態時序分析
靜態時序分析只能分析時序要求而不能進行功能驗證。不需要測試向量，能比動態時序分析快地多的完成分析。靜態時序分析只能對同步電路進行分析，而不能對非同步電路進行時序分析。但是它卻可以驗證每一條路徑，發現時序的重大問題，比如建立時間和保持時間沖突，slow path以及過大的時鍾偏移。

❾ CPU電路圖怎麼設計出來的

CPU設計的流程：

隨著工藝的發展，半導體晶元的集成化程度越來越高，設計的系統越來越復雜，規模越來越大，性能的需求越來越高，功耗也越來越大，給晶元設計工程師和EDA廠商帶來了新的挑戰。晶元的設計方法也隨著發生了改變，經歷了從早期的手工設計階段、計算機輔助設計階段，計算機輔助工程階段，電子自動化設計階段，發展到系統晶元階段。

1、設計定義和可綜合的RTL代碼。設計定義描述晶元的總體結構、規格參數、模塊劃分、使用的介面等。然後設計者根據硬體設計所劃分出的功能模塊，進行模塊設計或者復用已有的IP核，通常使用硬體描述語言在寄存器傳輸級描述電路的行為，採用Verilog/VHDL描述各個邏輯單元的連接關系，以及輸入/輸出埠和邏輯單元之間的連接關系。門級網表使用邏輯單元對電路進行描述，採用例化的方法組成電路，以及定義電路的層次結構。前模擬，也稱為RTL級模擬或功能模擬。通過HDL模擬器驗證電路邏輯功能是否有效，在前模擬時，通常與具體的電路實現無關，沒有時序信息。

2、邏輯綜合。建立設計和綜合環境，將RTL源代碼輸入到綜合工具，例如Design Compiler，給設計加上約束，然後對設計進行邏輯綜合，得到滿足設計要求的門級網表。門級網表可以以ddc的格式存放。電路的邏輯綜合一般由三步組成：轉化、邏輯優化和映射。首先將RTL源代碼轉化為通用的布爾等式（GTECH格式）；邏輯優化的過程嘗試完成庫單元的組合，使組合成的電路能最好的滿足設計的功能、時序和面積的要求；最後使用目標工藝庫的邏輯單元映射成門級網表，映射線路圖的時候需要半導體廠商的工藝技術庫來得到每個邏輯單元的延遲。綜合後的結果包括了電路的時序和面積。

3、版圖規劃。在得到門級網表後，把結果輸入到JupiterXT做設計的版圖規劃。版圖規劃包含宏單元的位置擺放、電源網路的綜合和分析、可布通性分析、布局優化和時序分析等。

4、單元布局和優化。單元布局和優化主要定義每個標准單元（Cell）的擺放位置，並根據擺放的位置進行優化。EDA工具廣泛支持物理綜合，即將布局和優化與邏輯綜合統一起來，引入真實的連線信息，減少時序收斂所需要的迭代次數。把設計的版圖規劃和門級網表輸入到物理綜合工具，例如Physical Compiler進行物理綜合和優化。在PC中，可以對設計在時序、功耗、面積和可布線性進行優化，達到最佳的結果質量。

5、靜態時序分析（STA）、形式驗證（FV）和可測性電路插入（DFT）。

靜態時序分析是一種窮盡分析方法，通過對提取的電路中所有路徑的延遲信息的分析，計算出信號在時序路徑上的延遲，找出違背時序約束的錯誤，如建立時間和保持時間是否滿足要求。在後端設計的很多步驟完成後都要進行靜態時序分析，如邏輯綜合之後，布局優化之後，布線完成之後等。

形式驗證是邏輯功能上的等效性檢查，根據電路的結構判斷兩個設計在邏輯功能上是否相等，用於比較RTL代碼之間、門級網表與RTL代碼之間，以及門級網表之間在修改之前與修改之後功能的一致性。

可測性設計。通常，對於邏輯電路採用掃錨鏈的可測性結構，對於晶元的輸入/輸出埠採用邊界掃描的可測性結構，增加電路內部節點的可控性和可觀測性，一般在邏輯綜合或物理綜合之後進行掃錨電路的插入和優化。

6、後布局優化，時鍾樹綜合和布線設計。在物理綜合的基礎上，可以採用Astro工具進一步進行後布局優化。在優化布局的基礎上，進行時鍾樹的綜合和布線。Astro在設計的每一個階段，都同時考慮時序、信號、功耗的完整性和面積的優化、布線的擁塞等問題。其能把物理優化、參數提取、分析融入到布局布線的每一個階段，解決了設計中由於超深亞微米效應產生的相互關聯的復雜問題。

7、寄生參數的提取。提取版圖上內部互連所產生的寄生電阻和電容值。這些信息通常會轉換成標准延遲的格式被反標回設計，用於靜態時序分析和後模擬。有了設計的版圖，使用Sign-Off參數提取的工具，如Star-RCXT進行寄生參數的提取，其可以設計進行RC參數的提取，然後輸入到時序和功耗分析工具進行時序和功耗的分析。

8、後模擬，以及時序和功耗分析。後模擬也叫門級模擬、時序模擬、帶反標的模擬，需要利用局部布線後獲得的精確延遲參數和網表進行模擬、驗證網表的功能和時序是否正確。如Primetime-SI能進行時序分析，以及信號完整性分析，可以做串擾延遲分析、IR drop（電壓降）的分析和靜態時序分析。在分析的基礎上，如發現設計中還有時鍾違規的路徑，Primetime-SI可以自動為後端工具如Astro產生修復文件。PrimePower具有門級功耗的分析能力，能驗證整個IC設計中的平均峰值功耗，幫助工程師選擇正確的封裝，決定散熱和確證設計的功耗。在設計通過時序和功耗分析之後，PrimeRail以Star-RCXT、HSPICE、Nanosim和PrimeTime的技術為基礎，為設計進行門級和晶體管級靜態和動態的電壓降分析，以及電遷移的分析。

9、ECO（工程修改命令）修改。當在設計的最後階段發現個別路徑有時序問題或者邏輯錯誤時，有必要對設計的部分進行小范圍的修改和重新布線。ECO修改只對版圖的一小部分進行修改而不影響到晶元其餘部分的布局布線，保留了其他部分的時序信息沒有改變。

10、物理驗證。物理驗證是對版圖的設計規則檢查（DRC）及邏輯圖網表和版圖網表比較（LVS）。將版圖輸入Hercules，進行層次化的物理驗證，以確保版圖和線路圖的一致性，其可以預防、及時發現和修正設計在設計中的問題。其中DRC用以保證製造良率，LVS用以確認電路版圖網表結構是否與其原始電路原理圖（網表）一致。LVS可以在器件級及功能級進行網表比較，也可以對器件參數，如MOS電路溝道寬/長、電容/電阻值等進行比較。

在完成以上步驟之後，設計就可以簽收、交付到晶元製造廠了（Tape out）。

❿ vivado怎麼做靜態時序分析

VHDL和Verilog HDL是IEEE的標准硬體描述語言