qo電路

『壹』 關於LC選頻諧振迴路中的品質因數Q的疑惑！！

Q=Xо/R=2пfоL/R=ωоL/R

『貳』 求：該線圈電磁炮電路圖

這只是一個簡單的實驗，對數據要求不高，比如，用質量小一點的鐵磁炮彈，就版可以減少電壓，電容權，材料就要便宜很多，但要質量大，電壓要高，電容要大，可控硅也要大。

一會畫個供參考的圖，不過高壓危險，電容若短路，放炮，很嚇人的。

『叄』 電路圖QO什麼表示

不全，但希望他能對你有用

電流表 PA
電壓表 PV
有功電度表 PJ
無功電度表 PJR
頻率表 PF
相位表 PPA
最大需量表(負荷監控儀) PM
功率因數表 PPF
有功功率表 PW
無功功率表 PR
無功電流表 PAR

聲信號 HA
光信號 HS
指示燈 HL

『肆』 R、L、C串聯電路的諧振條件是什麼 其諧振頻率f0為多少

在具有R、L、C元件的正弦交流電路中，電路兩端的電壓與電流一般是不同相的。如果改變電路元件的參數值或調節電源的頻率，可使電路的電壓與電流同相，使電路的阻抗呈現電阻的性質，處在這種狀態下的電路稱為諧振。 根據電路的不同連接形式，諧振現象可分為串聯諧振和並聯諧振。 在R、L、C串聯電路中，當電路中的XL=XC時，阻抗角∮=0，即電源電壓 和電流 同相，這種現象稱為串聯諧振。
串聯諧振的特點:
(1).諧振發生時，因感抗XL等於容抗XC，所以，阻抗達到最小值，電路呈電阻性。
(2).在電壓U不變的情況下，電路中的電流I達到最大值。
(3).由於諧振時XL=XC，所以UL=UC，而UL和Uc的相位相反，相加時互相抵消，所以電阻上的電壓等於電源電壓。
串聯電路諧振時具有某些特點，了解諧振現象可以利用這些特點，又可防止某些特點所帶來的危害。 LC諧波濾除裝置就是利用串聯諧振的特點，分別慮除主要各次諧波。在普通無功補償裝置中應避免串聯諧振，這是因為，當串聯諧振發生時，電容元件上的電壓將增高，可能導致電容器絕緣層被擊穿。
但在無線電工程中，利用串聯諧振現象的選擇性和所獲得的較高電壓，可將所需要接收的信號提取出來。
檢舉對LC選頻諧振迴路中的品質因數Q，它的定義是:Qo=WoL/r,Wo是迴路的諧振頻率，r是電感L的消耗電阻

『伍』 3.分析圖示電路的邏輯功能。 設起始狀態是Q3Q2Q1=000。

J和K懸空當高電平處理。
輸出Z是時鍾信號的4分頻，但脈沖寬度是時鍾信號的一個周期，即時鍾信號走4個周期，Z就只走一個周期，在這一個周期內有1/4時間是高電平，有3/4時間是低電平。狀態轉換過程是QoQ1/Z為：00/0,10/0,01/0,11/1,驅動方程Jo=Ko=1,J1=K1=Qo,代入特性方程得：Qo現態＝Qo', Q1現態=Qo異或Q1.

『陸』 電路中幾個電感電容怎樣確定時間常數

電容（RC電路）：

充電 Q=Qmax*（1-e^（-t/RC）） 放電 Q=Qo*e^（-t/RC）

Qo是原始電量 Qmax是充電結束時的電量 t是開始充電到當前的時間 R是電阻阻值 C是電容

電感（RL電路）：電感電路沒有充放電的問題，但是自感線圈中可以儲存能量， 儲存過程中： I=If*（1-e^（-t*（R/L））） 釋放過程中： I=Io*（e^（-t*（R/L））） If是迴路中最大電流 Io是最初電流 L是自感系數 R是電阻阻值

『柒』 請問電子元件封裝裡面DIP14和DIP-14有區別嗎

沒有區別，都代表14個引腳的晶元。

DIP封裝，是al inline-pin package的縮寫，也叫雙列直插式封裝技術，雙入線封裝，DRAM的一種元件封裝形式。指採用雙列直插形式封裝 的集成電路晶元，絕大多數中小規模集成電路均採用這種封裝形式，其引腳數一般不超過100。

DIP封裝的CPU晶元有兩排引腳，需要插入到具有DIP結構的晶元插座上。當然，也可以直接插在有相同焊孔數和幾何排列的電路板上進行焊接。DIP封裝的晶元在從晶元插座上插拔時應特別小心，以免損壞管腳。DIP封裝結構形式有：多層陶瓷雙列直插式DIP，單層陶瓷雙列直插式DIP，引線框架式DIP（含玻璃陶瓷封接式，塑料包封結構式，陶瓷低熔玻璃封裝式）等。

圖2 dip-14

參考來源：http://ke..com/link?url=_no63gY8CCNotYLmG_-FKfRC2zq_sQO

『捌』 怎樣利用74LS192做成19進制的加法計數器

低位計數器輸出Qo、Qi、Q2、Q3分別提供0.1V、0.2V、0.4V、0.8V的控制信號；高位計數器輸出Qo. Qi、Q2、Q3分別提供1V、2V、4V、8V的控制信號。採用按鍵作為步進加、步進減的控制按鈕；為了防止在按鈕過程中出現振鈴現象，在計數器加計數、減計數時鍾脈沖端與加、減計數按鈕之間接入施密特觸發器74 LS14，以消除振鈴現象。預置數選通端可以接撥碼開關，以實現預置數的設置；用開關控制預置數選通端的選通狀態，開關閉合時預置數選通端為低電平，選通端有效，預置數送到輸出端；開關斷開時預置數選通端為高電平，選通端無效，不能將預置數送到輸出端由兩個74LS192級聯構成兩位十進制計數器的電路如下圖所示。

『玖』 數字電路的時序題目，為什麼這個異或門輸出感覺不對

1）Ui=0，Qo=0 時，異或門的輸出應該是1，
2）D觸發器的電路有錯，D=Qo，則觸發器永遠不會翻轉，所以 Uo=Ui非；

『拾』 always@(posedege clk)begin ql<=qo;qo<=91;end綜合電路圖

任務和函數有助於簡化程序，有點類似與Fortran語言的subroutine和function。

任務和函數的共同點：

1.任務和函數必須在模塊內定義，其作用范圍僅適用於該模塊，可以在模塊內多次調用。

2.任務和函數中可以聲明局部變數，如寄存器，時間，整數，實數和事件，但是不能聲明線網類型的變數。

3.任務和函數中只能使用行為級語句，但是不能包含always和initial塊，設計者可以在always和initial塊中調用任務和函數。

任務和函數的不同點：
函數 任務
函數能調用另一個函數，但是不能調用任務 任務可以調用另一個任務，也可以調用函數
函數總是在模擬時刻0開始 任務可以在非零時刻開始執行
函數一定不能包含任何延遲，事件或者時序控制聲明語句 任務可以包含延遲，事件或者時序控制聲明語句
函數至少要有一個輸入變數，也可以有多個輸入變數 任務可以沒有或者有多個輸入，輸出，輸入輸出變數
函數只能返回一個值，函數不能有輸出或者雙向變數 任務不返回任何值，或者返回多個輸出或雙向變數值

由上述的特點決定：函數用於替代純組合邏輯的verilog代碼，而任務可以代替verilog的任何代碼。

8.2任務

任務使用關鍵字task和endtask來進行聲明，如果子程序滿足下面任何一個條件，則必須使用任務而不能使用函數。

1.子程序中包含有延遲，時序或者事件控制結構

2.沒有輸出或者輸出變數超過一個

3.沒有輸入變數

例：

mole operation;
parameter delay=10;
reg [15:0] A,B, AB_AND,AB_OR,AB_XOR;
always @(A or B)
begin
bitwise_ope(AB_AND,AB_OR,AB_XOR,A,B);
end
task bitwise_oper;
output [15:0] ab_and,ab_or,ab_xor;
input [15:0] a,b;
begin
#delay ab_and=a&b;
ab_or=a|b;
ab_xor=a^b;
end
endtask
always @(posedge clk)
bitwise_xor(ef_xor,e,f);
always @(posedege clk2)
bitwise_xor(cd_xor,c,d)
task autumatic bitwise_xor;
output ab_xor;
input a,b;
begin
ab_xor=a^b;
end
endtask
endmole

自動（可重入）任務：verilog任務中所有聲明的變數地址空間都是靜態分配的，因此如果在一個模塊中多次調用任務時，可能會造成地址空間的沖突，為了避免這個問題，verilog通過在task關鍵字後面添加automatic使任務稱為可重入的，這時在調用任務時，會自動給任務聲明變數分配動態地址空間，這樣有效避免了地址空間的沖突。

8.3 函數

函數使用關鍵字function和endfunction定義，對於子程序，如果滿足下述所有條件則可以用函數來完成：

1.在子程序中不含有延遲時序或者控制結構
2.子程序只有一個返回值
3.至少有一個輸入變數
4.沒有輸出或者雙向變數
5.不含有非阻塞賦值語句

例：

mole parity；
reg [31:0] addr;
reg parity;
always @(addr)
begin
parity=calc_parity(addr);
end
function calc_parity;
input [31:0] addr;
begin
calc_parity=^addr;
end
endfunction
endmole

跟任務調用一樣，在模塊中如果調用多次函數，也會碰到地址沖突的問題，因此也引入automatic關鍵字來對函數可重用性聲明。沒有進行可重用性聲明的函數不可以多次或者遞歸調用，進行了可重用性聲明的函數可以遞歸調用。

常量函數和帶符號函數（函數聲明時加signed關鍵字說明）

mole ram;
parameter RAM_DEPTH=256;
input [clogb2(RAM_DEPTH)-1:0] addr;//clogb2函數返回值為8
function integer clogb2(input integer depth);
begin
for(clogb2=0; depth>0;clogb2=clogb2+1)
depth=depth>1;
end
endfunction
endmole

練習：用兩種不同的方法設計一個功能相同的模塊，完成4個8位2進制輸入數據的冒泡排序。第一種,用純組合邏輯實現；第二種，假設8位數據按照時鍾節拍串列輸入，要求時鍾觸發任務的執行，每個時鍾周期完成一次數據交換的操作。

//----------------- 第一種 ------------------

mole sort4(ra,rb,rc,rd,a,b,c,d);

output[7:0] ra,rb,rc,rd;

input[7:0] a,b,c,d;

reg[7:0] ra,rb,rc,rd;

reg[7:0] va,vb,vc,vd;

always @ (a or b or c or d)

begin

{va,vb,vc,vd}={a,b,c,d};

change(va,vb);

change(vb,vc);

change(vc,vd);

change(va,vb);

change(vb,vc);

change(va,vb);

{ra,rb,rc,rd}={va,vb,vc,vd};

end

task change; //make a task of comparing

inout[7:0] x,y;

reg[7:0] tmp;

if(x>y)

begin

tmp=x;

x=y;

y=tmp;

end

endtask

endmole

//----------------- 第二種 ------------------

mole sort4(clk,reset,ra,rb,rc,rd,a);

output[7:0] ra,rb,rc,rd;

input[7:0] a;

input clk,reset;

reg[7:0] ra,rb,rc,rd;

reg[7:0] va,vb,vc,vd;

always @ (posedge clk)

begin

if(!reset)

begin

va<=0;vb<=0;vc<=0;vd<=0;

end

else

va<=a;

end

always @ (posedge clk)

begin

change(va,vb);

change(vb,vc);

change(vc,vd);

change(va,vb);

change(vb,vc);

change(va,vb);

{ra,rb,rc,rd}={va,vb,vc,vd};

end

task change; //make a task of comparing

inout[7:0] x,y;

reg[7:0] tmp;

if(x>y)

begin

tmp=x;

x=y;

y=tmp;

end

endtask

endmole