① proteus中用74hc4046和4040做鎖相倍頻電路，為什麼4輸出端總是輸出1Khz的方波不變
因為4046一類模擬模塊的使用有其特殊性。
實際4046壓控振盪器的中心頻率是由版R1、R2、C1和電源電壓確定的權。
而Proteus模擬卻同這些因素完全無關，僅僅通過在其模擬模塊的屬性里人為地簡單設定即可。
1、Model Timing Voltage （電源電壓），只有三檔，5V、10V、15V。
2、Frequency Range （頻率范圍），等於或略高於所需倍頻頻率。
3、Frequency Offset （頻率補償），等於所需倍頻頻率。
② FPGA中有一個PLL 鎖相環模塊，可以實現時鍾的分頻和倍頻，那它在做時鍾分頻時有什麼缺點和電路設計相比
自己感覺還是自己用硬體語言編寫出來的比較好，PLL用來做倍頻還行，做分頻佔用資源比較多，還不如自己寫一個分頻的程序。
③ 經常將晶振與鎖相環電路配合使用，這是為什麼
這是為了把二個要求嚴格的頻率信號更嚴格的配合起來。
④ 鎖相環整數分頻和小數分頻的區別是什麼
鎖相環作為時鍾發生器在現階段 S O C 晶元中的應用越來越廣泛， 高精度、 低功耗的鎖相環得到了更大的發展。 然而， 由於傳統整數型鎖相環電路本身的特點， 它的輸出頻率的解析度較低， 無法滿足一些需要高解析度輸出頻率的系統要求。 在這個情況下， 小數分頻的鎖相環由於輸出頻率解析度很高而得到了廣泛的應用。
鎖相環作為頻率合成的主要部件 , 由鑒相器( PD )、環路濾波器( LPF)、壓控振盪器( VCO )和可編程序 N 分頻器組成 。根據分頻器 1/ N 取值方式的不同 , 頻率合成鎖相環路主要有 2 種形式 : 整數分頻鎖相環和小數分頻鎖相環 。當 N 取整數時 , 為整數分頻鎖相環 ; 當N 取小數時 ,為小數分頻鎖相環 [1] 。
1 整數分頻鎖相環
整數分頻鎖相環外接一個固定頻率信號 f OS C ,經過 1/R 分頻後得到鑒相頻率f PD , 壓控振盪器 f VCO 經過 1/ N 分頻後與 f PD 鑒相 。在這個環路中 , 設頻率解析度為 f CH 。環路鎖定後 ,f VCO與 f OSC之間關系如下fVCO =fOSC ×NR考慮到輸出信號的相位雜訊特性 , 希望盡可能提高鑒相器頻率 f PD 而使 N 值最小 。因為 N 為整數 ,所以鑒相器頻率 f PD 最大可以選擇為頻率解析度 f CH 。鑒相器頻率 f PD 的計算公式如下f PD =GCD( f OC , f CH)式中 GCD( x , y) 表示 x 和 y 的最大公約數[1] 。
2 小數分頻鎖相環
小數分頻鎖相環工作方式下 , N 設定為小數 ,可以用下式表示N = N INT +FnumFden式中 N INT表示 N 值的整數部分 , Fnum表示分子 ,Fden表示分母 。於是 , 小數分頻鎖相環的鑒相頻率計算公式為f PD = GCD( f OSC , f CH ×Fden)比較整數和小數分頻鎖相環之間工作方式的不同 ,不難看出 ,整數分頻鎖相方式下 , 無法在單個環路實現高頻率 、小步進的頻率合成 ,需要通過多個環路才能實現 。而在小數分頻鎖相方式下則可以解決這一問題 [1] 。
⑤ 鎖相頻率合成器的參考時鍾源為10MHz，輸出頻率范圍為9MHz到9.5MHz，頻率間隔為10kHz，1）畫出電路原理框圖
沒接觸過鎖相頻率合成器，只知道用定時器分頻
⑥ 鎖相環分頻電路是不是將原來的頻率幾個合成一個
分頻之後可以使輸入的速度降低，單片機可以更好的響應，否則振盪頻率巨高，信號持續的周期過短，單片機怎麼響應？計數程序可以設定每採集一個信號對應著多少個頻率振盪，這對現實頻率的採集結果完全沒有影響，而且使得單片機工作起來佔用資源更少，不必過於頻繁的讀取外部信號。
分頻顧名思義就是分的的頻率，頻率是在電子中例如方波信號中指每秒鍾周期的次數。所謂分頻就是吧周期通過一定的辦法給分解了。所以，n分頻就是指，原來的信號經過n的周期，新的信號跳變一次。這樣20Mhz，2分頻就是10mhz，5分頻就是4mhz，10分頻就是1mhz。晶振頻率是單片機內部的，單片機里的分頻指的是時鍾頻率的分頻，而晶振震盪兩次才會產生一個時鍾頻率。所以，先要將晶振頻率二分頻，得到時鍾頻率，然後再分頻。這樣，32.768khz二分頻後得到16.384khz。得到1hz則需要16分頻。至於後面的小數位是因為單片機中計數器或者定時器的精度限制而造成的誤差，而由於數字電路介面位數基本固定，所以後面的小數位也固定的，或者很常見。
⑦ 用protues模擬鎖相倍頻電路（4046與4040）分頻計不起作用，如何實現512次分頻求高手解決！！
可以起作用的，不過c4046本身不需要外部時鍾，可以設置內部時鍾
⑧ 電路中 分頻和倍頻的原理
就是把一個頻率降低幾倍或升高幾倍
有很多種電路可以實現
可用計數器分頻，用鎖相環分頻或倍頻
可把信號整成方波，用濾波器提出倍頻信號
⑨ 為什麼平方環載波提取電路需要首先進行2倍頻最後再分頻為何不直接就用鎖相環進行載波跟蹤提取，當然，
平方環用來提取載波，之所以不能直接提取，因為有些信號中根本不含有載波分量（例如雙邊帶信號），經平方後才能產生2倍頻的載波信號，是不得已而為之。
⑩ CD4046 鎖相環電路。求解各元件的 值 如圖 求教 C1,C2值， R1- R5的值
鎖相環CD4046為數字鎖相環(PLL)晶元，內有兩個PD、VCO、緩沖放大器、輸入信號放大與整形電路、內部穩壓器等。它具有電源電壓范圍寬、功耗低、輸入阻抗高等優點，其工作頻率達1MHz，內部VCO 產生50% 占空比的方波，輸出電平可與TTL電平或CMOS 電平兼容。同時，它還具有相位鎖定狀態指示功能。
信號輸入端：允許輸入0.1V左右的小信號或方波，經A1放大和整形，提供滿足PD要求的方波。 PDI由異或門構成，具有三角形鑒相特性。它要求兩個輸入信號均為50%占空比的方波。當無輸入信號時，其輸出電壓為VDD/2，用以確定VCO的自由振盪頻率PDI由異或門構成，具有三角形鑒相特性。它要求兩個輸入信號均為50%占空比的方波。當無輸入信號時，其輸出電壓為VDD/2，用以確定VCO的自由振盪頻率。通常輸入信噪比以及固有頻差較小時採用PDI，輸入信噪比較高或固有頻差較大時，採用PDⅡ 。
R1 、R2、C確定VCO 頻率范圍。R1控制最高頻率，R2控制最低頻率。 R2=∞時，最低頻率為零。無輸入信號時， PDⅡ 將VCO調整到最低頻率。
鎖相環CD4046的一個重要功能是：內部壓迫、控振盪器的輸出信號從第4腳輸出後引至第3腳輸入，與從第14腳輸入的外部基準頻率信號和相位的比較。當兩者頻率相同時同，壓控振盪器的頻率能自動調整，直到與基準頻率相同。
3腳和4腳之間可以直通，也可以把4腳壓控振盪器輸出的信號通過分頻器送入3腳。
10腳是解調信號輸出端