電路成品

A. 一個獨立的集成電路成品稱為什麼

集成電路(integrated circuit)是一種微型電子器件或部件。採用一定的工藝，把一個電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起，製作在一小塊或幾小塊半導體晶片或介質基片上，然後封裝在一個管殼內，成為具有所需電路功能的微型結構;其中所有元件在結構上已組成一個整體，使電子元件向著微小型化、低功耗、智能化和高可靠性方面邁進了一大步。它在電路中用字母"IC"表示。集成電路發明者為傑克·基爾比(基於鍺(Ge)的集成電路)和羅伯特·諾伊思(基於硅(Si)的集成電路)。當今半導體工業大多數應用的是基於硅的集成電路。
是20世紀50年代後期一60年代發展起來的一種新型半導體器件。它是經過氧化、光刻、擴散、外延、蒸鋁等半導體製造工藝，把構成具有一定功能的電路所需的半導體、電阻、電容等元件及它們之間的連接導線全部集成在一小塊矽片上，然後焊接封裝在一個管殼內的電子器件。其封裝外殼有圓殼式、扁平式或雙列直插式等多種形式。集成電路技術包括晶元製造技術與設計技術，主要體現在加工設備，加工工藝，封裝測試，批量生產及設計創新的能力上。
1、BGA
(ball grid array)
球形觸點陣列，表面貼裝型封裝之一。在印刷基板的背面按陣列方式製作出球形凸點用 以代替引腳，在印刷基板的正面裝配LSI 晶元，然後用模壓樹脂或灌封方法進行密封。也稱為凸點陣列載體(PAC)。引腳可超過200，是多引腳LSI 用的一種封裝。封裝本體也可做得比QFP(四側引腳扁平封裝)小。例如，引腳中心距為1.5mm 的360 引腳 BGA 僅為31mm 見方；而引腳中心距為0.5mm 的304 引腳QFP為40mm 見方。而且BGA 不 用擔心QFP 那樣的引腳變形問題。該封裝是美國Motorola 公司開發的，首先在攜帶型電話等設備中被採用，今後在美國有 可 能在個人計算機中普及。最初，BGA 的引腳(凸點)中心距為1.5mm，引腳數為225。現在 也有 一些LSI 廠家正在開發500 引腳的BGA。BGA 的問題是迴流焊後的外觀檢查。現在尚不清楚是否有效的外觀檢查方法。有的認為，由於焊接的中心距較大，連接可以看作是穩定的，只能通過功能檢查來處理。 美國Motorola 公司把用模壓樹脂密封的封裝稱為OMPAC，而把灌封方法密封的封裝稱為GPAC(見OMPAC 和GPAC)。
2、BQFP
(quad flat package with bumper)
帶緩沖墊的四側引腳扁平封裝。QFP 封裝之一，在封裝本體的四個角設置突起(緩沖墊) 以 防止在運送過程中引腳發生彎曲變形。美國半導體廠家主要在微處理器和ASIC 等電路中 採用 此封裝。引腳中心距0.635mm，引腳數從84 到196 左右(見QFP)。
4、C－
(ceramic)
表示陶瓷封裝的記號。例如，CDIP 表示的是陶瓷DIP。是在實際中經常使用的記號。
5、Cerdip
用玻璃密封的陶瓷雙列直插式封裝，用於ECL RAM，DSP(數字信號處理器)等電路。帶有 玻璃窗口的Cerdip 用於紫外線擦除型EPROM 以及內部帶有EPROM 的微機電路等。引腳中 心 距2.54mm，引腳數從8 到42。在日本，此封裝表示為DIP－G(G 即玻璃密封的意思)。
6、Cerquad
表面貼裝型封裝之一，即用下密封的陶瓷QFP，用於封裝DSP 等的邏輯LSI 電路。帶有窗 口的Cerquad 用於封裝EPROM 電路。散熱性比塑料QFP 好，在自然空冷條件下可容許1. 5～ 2W 的功率。但封裝成本比塑料QFP 高3～5 倍。引腳中心距有1.27mm、0.8mm、0.65mm、 0.5mm、 0.4mm 等多種規格。引腳數從32 到368。
帶引腳的陶瓷晶元載體，表面貼裝型封裝之一，引腳從封裝的四個側面引出，呈丁字形 。 帶有窗口的用於封裝紫外線擦除型EPROM 以及帶有EPROM 的微機電路等。此封裝也稱為 QFJ、QFJ－G(見QFJ)。
8、COB
(chip on board)
板上晶元封裝，是裸晶元貼裝技術之一，半導體晶元交接貼裝在印刷線路板上，晶元與 基 板的電氣連接用引線縫合方法實現，晶元與基板的電氣連接用引線縫合方法實現，並用 樹脂覆 蓋以確保可靠性。雖然COB 是最簡單的裸晶元貼裝技術，但它的封裝密度遠不如TAB 和 倒片 焊技術。
9、DFP
(al flat package)
雙側引腳扁平封裝。是SOP 的別稱(見SOP)。以前曾有此稱法，現在已基本上不用。
10、DIC
(al in-line ceramic package)
陶瓷DIP(含玻璃密封)的別稱(見DIP).
11、DIL
(al in-line)
DIP 的別稱(見DIP)。歐洲半導體廠家多用此名稱。
12、DIP
(al in-line package)
雙列直插式封裝。插裝型封裝之一，引腳從封裝兩側引出，封裝材料有塑料和陶瓷兩種 。 DIP 是最普及的插裝型封裝，應用范圍包括標准邏輯IC，存貯器LSI，微機電路等。 引腳中心距2.54mm，引腳數從6 到64。封裝寬度通常為15.2mm。有的把寬度為7.52mm 和10.16mm 的封裝分別稱為skinny DIP 和slim DIP(窄體型DIP)。但多數情況下並不加 區分， 只簡單地統稱為DIP。另外，用低熔點玻璃密封的陶瓷DIP 也稱為cerdip(見cerdip)。
13、DSO
(al small out-lint)
雙側引腳小外形封裝。SOP 的別稱(見SOP)。部分半導體廠家採用此名稱。
14、DICP
(al tape carrier package)
雙側引腳帶載封裝。TCP(帶載封裝)之一。引腳製作在絕緣帶上並從封裝兩側引出。由於 利 用的是TAB(自動帶載焊接)技術，封裝外形非常薄。常用於液晶顯示驅動LSI，但多數為 定製品。 另外，0.5mm 厚的存儲器LSI 簿形封裝正處於開發階段。在日本，按照EIAJ(日本電子機 械工 業)會標准規定，將DICP 命名為DTP。
15、DIP
(al tape carrier package)
同上。日本電子機械工業會標准對DTCP 的命名(見DTCP)。
16、FP
(flat package)
扁平封裝。表面貼裝型封裝之一。QFP 或SOP(見QFP 和SOP)的別稱。部分半導體廠家采 用此名稱。
17、flip-chip
倒焊晶元。裸晶元封裝技術之一，在LSI 晶元的電極區製作好金屬凸點，然後把金屬凸 點 與印刷基板上的電極區進行壓焊連接。封裝的佔有面積基本上與晶元尺寸相同。是所有 封裝技 術中體積最小、最薄的一種。 但如果基板的熱膨脹系數與LSI 晶元不同，就會在接合處產生反應，從而影響連接的可 靠 性。因此必須用樹脂來加固LSI 晶元，並使用熱膨脹系數基本相同的基板材料。
18、FQFP
(fine pitch quad flat package)
小引腳中心距QFP。通常指引腳中心距小於0.65mm 的QFP(見QFP)。部分導導體廠家采 用此名稱。
19、CPAC
(globe top pad array carrier)
美國Motorola 公司對BGA 的別稱(見BGA)。
20、CQFP
(quad fiat package with guard ring)
帶保護環的四側引腳扁平封裝。塑料QFP 之一，引腳用樹脂保護環掩蔽，以防止彎曲變 形。 在把LSI 組裝在印刷基板上之前，從保護環處切斷引腳並使其成為海鷗翼狀(L 形狀)。 這種封裝 在美國Motorola 公司已批量生產。引腳中心距0.5mm，引腳數最多為208 左右。
21、H-
(with heat sink)
表示帶散熱器的標記。例如，HSOP 表示帶散熱器的SOP。
22、pingridarray
(surface mount type)
表面貼裝型PGA。通常PGA 為插裝型封裝，引腳長約3.4mm。表面貼裝型PGA 在封裝的 底面有陳列狀的引腳，其長度從1.5mm 到2.0mm。貼裝採用與印刷基板碰焊的方法，因而 也稱 為碰焊PGA。因為引腳中心距只有1.27mm，比插裝型PGA 小一半，所以封裝本體可製作得 不 怎麼大，而引腳數比插裝型多(250～528)，是大規模邏輯LSI 用的封裝。封裝的基材有 多層陶 瓷基板和玻璃環氧樹脂印刷基數。以多層陶瓷基材製作封裝已經實用化。
23、JLCC
(J-leaded chip carrier)
J 形引腳晶元載體。指帶窗口CLCC 和帶窗口的陶瓷QFJ 的別稱(見CLCC 和QFJ)。部分半 導體廠家採用的名稱。
24、LCC
(Leadless chip carrier)
無引腳晶元載體。指陶瓷基板的四個側面只有電極接觸而無引腳的表面貼裝型封裝。是 高 速和高頻IC 用封裝，也稱為陶瓷QFN 或QFN－C(見QFN)。
25、LGA
(land grid array)
觸點陳列封裝。即在底面製作有陣列狀態坦電極觸點的封裝。裝配時插入插座即可。現 已 實用的有227 觸點(1.27mm 中心距)和447 觸點(2.54mm 中心距)的陶瓷LGA，應用於高速 邏輯 LSI 電路。 LGA 與QFP 相比，能夠以比較小的封裝容納更多的輸入輸出引腳。另外，由於引線的阻 抗 小，對於高速LSI 是很適用的。但由於插座製作復雜，成本高，現在基本上不怎麼使用 。預計 今後對其需求會有所增加。
26、LOC
(lead on chip)
晶元上引線封裝。LSI 封裝技術之一，引線框架的前端處於晶元上方的一種結構，晶元 的 中心附近製作有凸焊點，用引線縫合進行電氣連接。與原來把引線框架布置在晶元側面 附近的 結構相比，在相同大小的封裝中容納的晶元達1mm 左右寬度。
27、LQFP
(low profile quad flat package)
薄型QFP。指封裝本體厚度為1.4mm 的QFP，是日本電子機械工業會根據制定的新QFP 外形規格所用的名稱。
28、L－QUAD
陶瓷QFP 之一。封裝基板用氮化鋁，基導熱率比氧化鋁高7～8 倍，具有較好的散熱性。 封裝的框架用氧化鋁，晶元用灌封法密封，從而抑制了成本。是為邏輯LSI 開發的一種 封裝， 在自然空冷條件下可容許W3的功率。現已開發出了208 引腳(0.5mm 中心距)和160 引腳 (0.65mm 中心距)的LSI 邏輯用封裝，並於1993 年10 月開始投入批量生產。
29、MCM
(multi-chip mole)
多晶元組件。將多塊半導體裸晶元組裝在一塊布線基板上的一種封裝。根據基板材料可 分 為MCM－L，MCM－C 和MCM－D 三大類。 MCM－L 是使用通常的玻璃環氧樹脂多層印刷基板的組件。布線密度不怎麼高，成本較低 。 MCM－C 是用厚膜技術形成多層布線，以陶瓷(氧化鋁或玻璃陶瓷)作為基板的組件，與使 用多層陶瓷基板的厚膜混合IC 類似。兩者無明顯差別。布線密度高於MCM－L。
MCM－D 是用薄膜技術形成多層布線，以陶瓷(氧化鋁或氮化鋁)或Si、Al 作為基板的組 件。 布線密謀在三種組件中是最高的，但成本也高。
30、MFP
(mini flat package)
小形扁平封裝。塑料SOP 或SSOP 的別稱(見SOP 和SSOP)。部分半導體廠家採用的名稱。
31、MQFP
(metric quad flat package)
按照JEDEC(美國聯合電子設備委員會)標准對QFP 進行的一種分類。指引腳中心距為 0.65mm、本體厚度為3.8mm～2.0mm 的標准QFP(見QFP)。
32、MQUAD
(metal quad)
美國Olin 公司開發的一種QFP 封裝。基板與封蓋均採用鋁材，用粘合劑密封。在自然空 冷 條件下可容許2.5W～2.8W 的功率。日本新光電氣工業公司於1993 年獲得特許開始生產 。
33、MSP
(mini square package)
QFI 的別稱(見QFI)，在開發初期多稱為MSP。QFI 是日本電子機械工業會規定的名稱。
34、OPMAC(over molded pad array carrier)
模壓樹脂密封凸點陳列載體。美國Motorola 公司對模壓樹脂密封BGA 採用的名稱(見 BGA)。
35、P－
(plastic)
表示塑料封裝的記號。如PDIP 表示塑料DIP。
36、PAC
(pad array carrier)
凸點陳列載體，BGA 的別稱(見BGA)。
37、PCLP
(printed circuit board leadless package)
印刷電路板無引線封裝。日本富士通公司對塑料QFN(塑料LCC)採用的名稱(見QFN)。引
腳中心距有0.55mm 和0.4mm 兩種規格。目前正處於開發階段。
折疊38、PFPF
(plastic flat package)
塑料扁平封裝。塑料QFP 的別稱(見QFP)。部分LSI 廠家採用的名稱。
39、PGA
(pin grid array)
陳列引腳封裝。插裝型封裝之一，其底面的垂直引腳呈陳列狀排列。封裝基材基本上都 采 用多層陶瓷基板。在未專門表示出材料名稱的情況下，多數為陶瓷PGA，用於高速大規模 邏輯 LSI 電路。成本較高。引腳中心距通常為2.54mm，引腳數從64 到447 左右。 了為降低成本，封裝基材可用玻璃環氧樹脂印刷基板代替。也有64～256 引腳的塑料PG A。 另外，還有一種引腳中心距為1.27mm 的短引腳表面貼裝型PGA(碰焊PGA)。(見表面貼裝 型PGA)。
40、piggyback
馱載封裝。指配有插座的陶瓷封裝，形關與DIP、QFP、QFN 相似。在開發帶有微機的設 備時用於評價程序確認操作。例如，將EPROM 插入插座進行調試。這種封裝基本上都是 定製 品，市場上不怎麼流通。
41、PLCC
(plastic leaded chip carrier)
帶引線的塑料晶元載體。表面貼裝型封裝之一。引腳從封裝的四個側面引出，呈丁字形 ， 是塑料製品。美國德克薩斯儀器公司首先在64k 位DRAM 和256kDRAM 中採用，現在已經 普 及用於邏輯LSI、DLD(或程邏輯器件)等電路。引腳中心距1.27mm，引腳數從18 到84。 J 形引腳不易變形，比QFP 容易操作，但焊接後的外觀檢查較為困難。 PLCC 與LCC(也稱QFN)相似。以前，兩者的區別僅在於前者用塑料，後者用陶瓷。但現 在已經出現用陶瓷製作的J 形引腳封裝和用塑料製作的無引腳封裝(標記為塑料LCC、PC LP、P －LCC 等)，已經無法分辨。為此，日本電子機械工業會於1988 年決定，把從四側引出 J 形引 腳的封裝稱為QFJ，把在四側帶有電極凸點的封裝稱為QFN(見QFJ 和QFN)。
42、P－LCC
(plastic teadless chip carrier)(plastic leaded chip currier)
有時候是塑料QFJ 的別稱，有時候是QFN(塑料LCC)的別稱(見QFJ 和QFN)。部分
LSI 廠家用PLCC 表示帶引線封裝，用P－LCC 表示無引線封裝，以示區別。
43、QFH
(quad flat high package)
四側引腳厚體扁平封裝。塑料QFP 的一種，為了防止封裝本體斷裂，QFP 本體製作得 較厚(見QFP)。部分半導體廠家採用的名稱。
44、QFI
(quad flat I-leaded packgac)
四側I 形引腳扁平封裝。表面貼裝型封裝之一。引腳從封裝四個側面引出，向下呈I 字 。 也稱為MSP(見MSP)。貼裝與印刷基板進行碰焊連接。由於引腳無突出部分，貼裝佔有面 積小 於QFP。 日立製作所為視頻模擬IC 開發並使用了這種封裝。此外，日本的Motorola 公司的PLL IC 也採用了此種封裝。引腳中心距1.27mm，引腳數從18 於68。
45、QFJ
(quad flat J-leaded package)
四側J 形引腳扁平封裝。表面貼裝封裝之一。引腳從封裝四個側面引出，向下呈J 字形 。 是日本電子機械工業會規定的名稱。引腳中心距1.27mm。
材料有塑料和陶瓷兩種。塑料QFJ 多數情況稱為PLCC(見PLCC)，用於微機、門陳列、 DRAM、ASSP、OTP 等電路。引腳數從18 至84。
陶瓷QFJ 也稱為CLCC、JLCC(見CLCC)。帶窗口的封裝用於紫外線擦除型EPROM 以及 帶有EPROM 的微機晶元電路。引腳數從32 至84。
46、QFN
(quad flat non-leaded package)
四側無引腳扁平封裝。表面貼裝型封裝之一。現在多稱為LCC。QFN 是日本電子機械工業 會規定的名稱。封裝四側配置有電極觸點，由於無引腳，貼裝佔有面積比QFP 小，高度 比QFP 低。但是，當印刷基板與封裝之間產生應力時，在電極接觸處就不能得到緩解。因此電 極觸點 難於作到QFP 的引腳那樣多，一般從14 到100 左右。 材料有陶瓷和塑料兩種。當有LCC 標記時基本上都是陶瓷QFN。電極觸點中心距1.27mm。
塑料QFN 是以玻璃環氧樹脂印刷基板基材的一種低成本封裝。電極觸點中心距除1.27mm 外， 還有0.65mm 和0.5mm 兩種。這種封裝也稱為塑料LCC、PCLC、P－LCC 等。
47、QFP
(quad flat package)
四側引腳扁平封裝。表面貼裝型封裝之一，引腳從四個側面引出呈海鷗翼(L)型。基材有 陶 瓷、金屬和塑料三種。從數量上看，塑料封裝占絕大部分。當沒有特別表示出材料時， 多數情 況為塑料QFP。塑料QFP 是最普及的多引腳LSI 封裝。不僅用於微處理器，門陳列等數字 邏輯LSI 電路，而且也用於VTR 信號處理、音響信號處理等模擬LSI 電路。引腳中心距 有1.0mm、0.8mm、 0.65mm、0.5mm、0.4mm、0.3mm 等多種規格。0.65mm 中心距規格中最多引腳數為304。
日本將引腳中心距小於0.65mm 的QFP 稱為QFP(FP)。但現在日本電子機械工業會對QFP 的外形規格進行了重新評價。在引腳中心距上不加區別，而是根據封裝本體厚度分為 QFP(2.0mm～3.6mm 厚)、LQFP(1.4mm 厚)和TQFP(1.0mm 厚)三種。
另外，有的LSI 廠家把引腳中心距為0.5mm 的QFP 專門稱為收縮型QFP 或SQFP、VQFP。 但有的廠家把引腳中心距為0.65mm 及0.4mm 的QFP 也稱為SQFP，至使名稱稍有一些混亂 。 QFP 的缺點是，當引腳中心距小於0.65mm 時，引腳容易彎曲。為了防止引腳變形，現已 出現了幾種改進的QFP 品種。如封裝的四個角帶有樹指緩沖墊的BQFP(見BQFP)；帶樹脂 保護 環覆蓋引腳前端的GQFP(見GQFP)；在封裝本體里設置測試凸點、放在防止引腳變形的專 用夾 具里就可進行測試的TPQFP(見TPQFP)。 在邏輯LSI 方面，不少開發品和高可靠品都封裝在多層陶瓷QFP 里。引腳中心距最小為 0.4mm、引腳數最多為348 的產品也已問世。此外，也有用玻璃密封的陶瓷QFP(見Gerqa d)。
48、QFP
(FP)(QFP fine pitch)
小中心距QFP。日本電子機械工業會標准所規定的名稱。指引腳中心距為0.55mm、0.4mm 、 0.3mm 等小於0.65mm 的QFP(見QFP)。
49、QIC
(quad in-line ceramic package)
陶瓷QFP 的別稱。部分半導體廠家採用的名稱(見QFP、Cerquad)。
50、QIP
(quad in-line plastic package)
塑料QFP 的別稱。部分半導體廠家採用的名稱(見QFP)。
51、QTCP
(quad tape carrier package)
四側引腳帶載封裝。TCP 封裝之一，在絕緣帶上形成引腳並從封裝四個側面引出。是利 用 TAB 技術的薄型封裝(見TAB、TCP)。
52、QTP
(quad tape carrier package)
四側引腳帶載封裝。日本電子機械工業會於1993 年4 月對QTCP 所制定的外形規格所用 的 名稱(見TCP)。
53、QUIL
(quad in-line)
QUIP 的別稱(見QUIP)。
54、QUIP
(quad in-line package)
四列引腳直插式封裝。引腳從封裝兩個側面引出，每隔一根交錯向下彎曲成四列。引腳 中 心距1.27mm，當插入印刷基板時，插入中心距就變成2.5mm。因此可用於標准印刷線路板。是 比標准DIP 更小的一種封裝。日本電氣公司在台式計算機和家電產品等的微機晶元中采 用了些 種封裝。材料有陶瓷和塑料兩種。引腳數64。
55、SDIP
(shrink al in-line package)
收縮型DIP。插裝型封裝之一，形狀與DIP 相同，但引腳中心距(1.778mm)小於DIP(2.54 mm)，
因而得此稱呼。引腳數從14 到90。也有稱為SH－DIP 的。材料有陶瓷和塑料兩種。
56、SH－DIP
(shrink al in-line package)
同SDIP。部分半導體廠家採用的名稱。
57、SIL
(single in-line)
SIP 的別稱(見SIP)。歐洲半導體廠家多採用SIL 這個名稱。
58、SIMM
(single in-line memory mole)
單列存貯器組件。
59、SIP
(single in-line package)
單列直插式封裝。
60、SK－DIP
(skinny al in-line package)
DIP 的一種。指寬度為7.62mm、引腳中心距為2.54mm 的窄體DIP。通常統稱為DIP(見 DIP)。
61、SL－DIP
(slim al in-line package)
DIP 的一種。指寬度為10.16mm，引腳中心距為2.54mm 的窄體DIP。通常統稱為DIP。
62、SMD
(surface mount devices)
表面貼裝器件。
64、SOI
(small out-line I-leaded package)
I 形引腳小外型封裝。
65、SOIC
(small out-line integrated circuit)
SOP 的別稱(見SOP)。國外有許多半導體廠家採用此名稱。
66、SOJ
(Small Out-Line J-Leaded Package)
J 形引腳小外型封裝。
67、SQL
(Small Out-Line L-leaded package)
按照JEDEC(美國聯合電子設備工程委員會)標准對SOP 所採用的名稱(見SOP)。
68、SONF
(Small Out-Line Non-Fin)
無散熱片的SOP。
69、SOP
(small Out-Line package)
小外形封裝。
70、SOW
(Small Outline Package(Wide-Jype))
寬體SOP。部分半導體廠家採用的名稱。

B. 一個獨立的集成電路成品，我們通常稱它為什麼

一個獨立的集成電路成品，我們通常稱它為晶元。

C. 什麼叫半成品電路

就是我們說的板，像
電腦主板
，電視大板，功放板等，是有元件組成的部分電路，再由它們組裝成成品機，這樣只要那部分電路壞了，買塊板插上機器就修好了。

D. 電路板如何做成成品出售的

你可以找專業的電子廠來幫助設計加工

E. 如何提高集成電路成品率

面向高成品率設計的EDA技術

成品率下滑已成為當今納米集成電路設計中面臨的最大挑戰之一。如何在研發高性能IC同時保證較高的成品率已成為近年來學術界及工業界關注的熱點問題。一晶元成品率在電子產品生產中，成品率問題由於與生產成本以及企業利潤直接相關，一直以來受到業界的廣泛關注。如果產品的成品率過低，將會使生產成本陡然上升，不僅造成企業利潤減少，而且還會降低產品的市場競爭力，甚至造成整個產品項目的失敗。成品率問題的重要性同樣也體現在作為電子產品及IT產業的支撐產業——集成電路(IC)的設計和生產中。而且，在IC的設計和生產中成品率問題顯得更加突出，這主要與IC設計及製造的特點有關。首先，集成電路生產工藝十分復雜，一個晶元的產生往往要經過幾十甚至上百道工藝步驟，生產周期較長，在整個製造過程中任何一個工藝步驟上的偏差都將會對產品成品率造成影響。其次，集成電路生產的投資巨大，一條普通生產線往往需上億美元，先進生產線的造價更是驚人。如果流片的成品率過低（30%以下），將缺乏市場競爭力，難以付諸批量生產。成品率問題目前已成為影響IC設計及製造企業投資風險的關鍵因素之一。因此，許多IC開發項目甚至不惜適當降低IC的性能指標來滿足成品率的要求，這樣至少可以使產品進入市場收回投資。近年來，IT產業的迅猛發展，為了追求IT產品的高性能及便捷性，IC規模不斷擴大，特徵線寬不斷縮小，當前國際上CMOS的主流工藝已由幾年前0.25μm降至0.10μm以下。90納米及60納米生產線正在成為下一代主流生產線，而成品率下滑已成為當今納米集成電路設計中面臨的最大挑戰之一。而且，隨著無線產品的大量應用，對帶寬及器件響應速度也提出了更高的要求，高性能的射頻集成電路及微波單片集成電路（RFIC、MMIC）的研發以及新材料、新工藝、新器件的大量採用為IC設計帶來了前所未有的挑戰。這些因素大大增加了IC製造過程中的不確定性，使得IC產品的成品率更加難以控制。由於成品率問題的重要性，在當前的IC研發中，對成品率問題的考慮已滲透到IC設計製造的各個階段。如何在研發高性能IC同時保證較高的成品率已成為近年來學術界及工業界關注的熱點問題。二藉助EDA技術提高成品率影響IC成品率的因素有很多，但主要來自兩個方面:第一是工藝線水平、材料特性及環境的影響。在IC製造過程中如果工藝線不穩定，將會導致製造結果與設計的偏差，使成品率降低。同時，不同材料有著不同的加工工藝，加工難度也不一樣，材料特性也是影響成品率的重要因素。而環境因素如溫度、濕度等也會對IC的品質造成影響，從而引起成品率降低。在工藝方面最突出的就是缺陷對成品率的影響。缺陷是由於IC工藝線不穩定，使理想的IC結構發生變化，如金屬條變形、粉塵顆粒與冗餘物的出現等。針對這些問題主要通過改進、調整工藝線、進行工藝過程式控制制（SPC）來解決。第二是來自設計方面的影響。如果在IC設計中參數設計不合理，則會導致IC性能上的缺陷，造成成品率過低。同樣在結構設計方面的不合理也會造成成品率問題。針對此類問題主要通過改進參數及結構設計，增加冗餘結構設計等方法改善成品率。除了工藝線的調整與控制需完全在製造階段考慮外，其他有關成品率問題都可在IC設計階段予以解決或者改善。由於在設計階段對成品率的問題進行充分考慮，可以有效避免成品率問題帶來的風險，因此面向高成品率設計的EDA技術日益受到的重視。目前，無論在工藝方面還是設計方面就利用EDA技術提高成品率設計提出了許多有效的方法。這些方法主要的目的是解決以下三個問題：1.減小設計與製造間的誤差。主要是指由於工藝、材料、環境等因素的影響造成的誤差，主要通過改進工藝線、改善材料及環境、提高模型精度（建立考慮多種因素的元器件模擬模型）等達到使設計參數與加工後的參數基本一致。例如，在超深亞微米工藝下利用統計學技術，通過對測試數據進行統計學分析及MonteCarlo模擬，針對參數偏差及失效點（缺陷）的統計分布特點建立統計學模型，以及在此基礎進行靈敏度分析、成品率分析、優化以有效提高成品率；又如利用OPC（光學校正）技術，可對在光刻過程中產生的與原設計不一致的不規則幾何圖形進行校正，以減小與原設計的誤差。再如超深亞微米工藝下，隨著頻率提高、特徵尺寸減小帶來互連線的各種高頻效應，由此產生了信號完整性等許多復雜的問題，導致設計參數的偏離。建立有效的互連線模型和實現互連線網快速模擬，這也是面向高成品率設計目前亟待解決的一個重要問題。2.成品率估計。即在投片生產之前，根據工藝及設計的具體情況，利用EDA工具對成品率進行預測，如果成品率達不到預定指標，則需採取進一步改進設計、調整工藝等措施，提高成品率，降低投資風險。如在超大規模集成電路（VLSI）設計中，為了避免工藝缺陷對成品率的影響，通過對缺陷的統計分布情況進行分析，從中得出成品率估計結果。3.成品率優化。在成品率較低的情況下，採用一些工具對成品率結果進行優化（主要指對設計的優化）。如：設計中心法（DesignCentering），通過將設計參數值調整到參數值分布區域的中心，以避免工藝中的隨機擾動引起的對電路性能的影響，從而使成品率提高。三常用成品率設計演算法目前成品率分析及優化的方法大致可分為兩類，一種是數值方法，根據電路方程的特點對成品率進行估算及優化，具有運算速度快、估計結果精確的特點，但是其靈活性差，難以應用於復雜電路中；另一種是統計方法，主要是MonteCarlo方法及其改進方法，這種方法簡單靈活，可用於復雜電路的成品率分析及優化，但是其准確性依賴於模擬模型的准確性及模擬次數，而且其運算效率也與模型的復雜程度及模擬次數有關。1.數值方法基於數值演算法（國外有的文獻也稱之為幾何演算法）的成品率分析及優化技術的研究早在上世紀六七十年代已開展了大量研究，當時主要是針對電路中的成品率問題及容差分析等問題。隨著集成電路的出現，這些演算法大多數也沿用於集成電路成品率的分析與優化中。數值方法具有運行效率高、計算精確等特點，目前仍在IC設計中具有重要的地位。基於數值方法的成品率分析演算法的基本原理是：根據電路設計的性能指標及電路方程，計算出可以接受的電路（符合成品指標的電路）其設計參數的分布區域（以下簡稱可接受區），然後通過比較可接受區與電路設計參數在製造過程的誤差范圍的分布區（簡稱參數分布區），得出對當前設計參數下成品率的估計值，如果成品率過低，可以通過調整設計參數值，改變參數分布區，以提高成品率（成品率優化）。數值方法的原理雖然簡單，但是在實際的電路設計中，存在許多問題：一是參數維數問題，電路參數往往多達幾十甚至上百個，要分析求解的可接受區域及參數分布區是一個超橢圓（Hyperellipsoid），隨著電路參數的增加，電路分析的工作量成幾何指數增長，這為成品率的最終分析求解帶來很大困難。二是電路方程的復雜性，隨著IC性能指標的提高，及新材料、新器件的應用，在分析中需考慮的因素也越來越多，如：耦合、色散、趨膚效應等，電路方程的求解難度大大增加，這可能導致最終的成品率問題無法求解。當然，可以採用一些簡並公式和簡化方法進行處理，但是這將使成品率分析及優化結果的准確性在成品率問題中主要注重准確性，即結果與實際的一致性，而不是精確性，即對精度要求並不太嚴格）大打折扣。三是響應函數的形狀問題，在成品率優化中，目前主要採用牛頓法、最小二乘法及其改進演算法等，針對響應函數呈凸狀時，可以較快收斂，得到優化結果，而不適用於響應函數呈凹狀的情況。目前在成品率分析及優化中常用的演算法有線性切割法、單純形逼近法、模擬退火法、拉丁方法、橢圓法（Ellipsoidaltechnique）等。近年來，由於IC技術的飛速發展，依靠純數值方法進行成品率的分析與優化方法，特別是在遇到高階微分方程求解及物理效應分析時，已經力不從心，在許多應用中受到了限制。隨著計算機技術的發展，建模模擬技術的大量應用，基於統計學技術的IC成品率分析優化工具逐漸[工業電器網-cnelc]成為現在EDA中的主流成品率工具。2.統計學方法（統計設計方法）基於統計學的成品率分析及優化演算法（在有的文獻中稱之為統計設計方法）的核心是蒙特卡羅（MonteCarlo）方法。蒙特卡羅方法又稱為計算機隨機模擬方法，是一種基於「隨機數」的計算方法。這一方法源於美國在第一次世界大戰中研製原子彈的「曼哈頓計劃」。該計劃的主持人之一，數學家馮·諾伊曼用馳名世界的賭城——摩納哥的MonteCarlo——來命名這種方法，為它蒙上了一層神秘色彩。其實MonteCarlo方法的基本思想很早以前就被人們所發現和利用，早在17世紀，人們就知道用事件發生的「頻率」來決定事件的「概率」。19世紀人們用投針試驗的方法來決定圓周率л。上世紀40年代電子計算機的出現，特別是近年來高速電子計算機的出現，使得用數學方法在計算機上大量、快速地模擬這樣的試驗成為可能。科技計算中的問題比這要復雜得多。比如金融衍生產品（期權、期貨、掉期等）的定價及交易風險估算，問題的維數（即變數的個數）可能高達數百甚至數千。對這類問題，難度隨維數的增加呈指數增長，這就是所謂的「維數的災難（CourseDimensionality）」，傳統的數值方法難以對付(即使使用速度最快的計算機)。MonteCarlo方法能很好地用來對付維數的災難，因為該方法的計算復雜性不再依賴於維數。從而使得以前那些本來是無法計算的問題現在也能夠得到解決。以前，有許多電路成品率方法是建立在非線性規劃的基礎上的，如:線性切割法、單純形逼近法等。這些方法將成品率問題轉化為求解約束極值問題，雖然在數學模型建立方面相對比較簡單，但是計算上十分繁復。隨著電路產品規模的擴大，參與計算的電路參數越來越多，約束函數越來越復雜，這些方法已不適於電路成品率的計算。隨著計算機技術的迅速發展，在上個世紀六七十年代出現了一種新的電路成品率分析方法——蒙特卡羅成品率分析方法。這種方法根據蒙特卡羅方法的基本思想，通過計算機隨機模擬來計算電路產品的成品率，對於規模較大且比較復雜的電路可在較短的時間內得出分析結果，從而大大地提高了電路成品率分析的效率。蒙特卡羅成品率分析方法至今仍然是一種普遍應用的電路成品率分析方法。按蒙特卡羅法求出的成品率僅為實際成品率的近似統計估值，而且這一近似統計估值與參數抽樣規模的大小有關。抽樣規模越大，統計估值越精確。一般，為獲得合理的估值，需要進行上百次乃至千次試驗。這對大規模電路網路來說，電路分析所花費的計算成本是相當可觀的，這一點往往限制了蒙特卡羅法的應用范圍。單純應用蒙特卡羅法得不到最佳成品率、最佳額定參數及最佳容差。盡管如此，在電路的統計設計中，蒙特卡羅法仍是一個最基本的方法，並且具有顯著的優點，如：雖然計算精度與抽樣規模成平方關系，但抽樣規模與待求參數的數量無關；方法本身比較簡單，易於編程；蒙特卡羅法與產品的可接受區的形狀即是否為凸域無關，這對於將此方法應用到成品率的最優化問題無疑是一優點。由於上述優點，蒙特卡羅法至今在電路統計設計中仍然是被人們普遍應用的、強有力的方法。基於蒙特卡羅方法的成品率演算法的基本原理：首先根據電路中參數的特點對參數分布情況進行假設（一般是具有特定參數的正態分布），利用計算機偽隨機數演算法產生一批服從於假設分布的樣本點，將樣本點值代入電路模擬模型，進行電路模擬，通過比較模擬結果與預定的成品合格指標，對合格樣本點進行統計，那麼合格樣本點數與總樣本點數的比值就是成品率的估計值。雖然蒙特卡羅方法原理比較簡單，但是在實際應用中需要解決以下幾個關鍵問題：2.1.假設分布與實際分布的一致性。由於電路參數的實際分布需要通過大量的測試才能獲得，所以在實際應用中往往採用假設分布代替實際分布，那麼假設分布狀況與實際分布的偏差大小成為成品率估計准確性的關鍵。而且實際應用中往往採用改進演算法，這些演算法大多根據假設的分布情況進行推導，以減少模擬次數。如果假設分布與實際分布之間差別較大，可能使最終成品率估計結果出現錯誤。2.2.模擬次數。目前在一般的基於蒙特卡羅的成品率分析中模擬次數為200次～2000次。由於蒙特卡羅方法的精度與模擬次數的平方成正比，也就是說模擬次數越多，成品率估計越准確。然而，隨著模擬次數的增加，整個成品率分析的時間大大增加。尤其是針對比較復雜的電路，模擬一次時間較長，可能造成一次成品率分析需要幾天的時間，這為後面的成品率改進工作帶來極大的不便。模擬次數問題是影響成品率分析演算法性能的關鍵問題，目前主要從兩個方面解決，一是通過設計抽樣策略，通過對挑選具有參數分布特徵的樣本點進行模擬，以減少模擬次數，如：系統抽樣法、重要抽樣法等。另一種方法通過減少單次模擬時間來提高成品率分析效率，主要是根據電路的模擬模型的特徵，構建快速模型代替原模型進行模擬，如：採用人工神經網路方法、模糊邏輯方法、統計模型等。2.3.模型精確性問題。EDA工具是建立在電路元器件模型的基礎上的，模型的精確性直接影響到模擬結果的精確性，同樣在成品率分析中，如果模型精度較差，則會造成分析結果不準確，甚至是錯誤的結果。由於統計設計方法具有不受電路特徵限制、方法簡單靈活、計算準確等特點，已成為面向高成品率設計EDA技術中的重要組成部分，當前許多國際上著名的大型EDA工具軟體如：AgilentADS、Cadence、Synopsys等都集成了專門的統計學工具包或統計設計工具模塊，以滿足高成品率設計的要求。隨著集成電路技術的發展，設計難度的增大，基於統計設計方法的面向高成品率設計EDA技術將在IC設計中具有更好的用武之地。四發展前景隨著IC研發及製造企業的競爭日趨激烈，成品率問題作為影響企業經濟效益的關鍵因素，已成為IC設計及製造企業提高產品市場競爭力的重要砝碼。目前在許多大型的IC設計及製造企業配有專門的成品率團隊。而且出現了許多以解決成品率問題的集成電路設計服務公司。如PDFSolutions公司就是一家專為晶圓廠和代工廠提供成品率優化解決方案的供應商，而且目前正有意向EDA領域拓展，並推出了一種工具pDfx，它可在數字IC設計過程的物理綜合階段改善設計並提高成品率，預計該軟體的年使用費為15萬美元。EDA工具開發方面更是掀起一股熱潮，自2002年以來幾乎每年都有新的成品率EDA工具發布，如：2003年ChipMD公司推出成品率優化工具軟體DesignMD，可根據加工數據統計和操作條件調整模擬/混合信號器件晶體管的尺寸，使成品率提高30%，性能提高50%。該軟體可運行在Unix和Linux平台下，其一年使用期的定價為5萬美元。而且近年來許多老牌的EDA公司Cadence、Synopsys等也紛紛推出成品率優化工具包，如：Cadence公司推出的EncounterDiagnostics工具，Silvaco公司推出的SPayn等。而且值得一提是一些小型EDA公司單純以DFY(DesignforYield)統計設計工具為產品，取得十分喜人的市場業績，如：ZKOM公司的CrystalYield,ChipMD公司的DesignMD等，由此可見基於統計技術的DFY技術備受業界推崇，而且統計DFY-EDA具有較好的市場前景。面向高成品率設計的EDA工具已成為EDA軟體業一個新的增長點。目前國內在這方面已開展了相當多的研究，如西安電子科技大學在缺陷導致的IC功能成品率問題方面的研究、浙江大學在利用光學校正技術（OPC）改善IC成品率的研究等都取得較好的成果。但是由於我們國內EDA軟體產業發展起步較晚，目前國內具有自主知識產權的商用面向高成品率設計的EDA工具尚不多見。我國集成電路產業正處於高速發展階段，當前進一步開展面向高成品率設計的EDA技術研究以及完善EDA工具軟體的研製對提升我國集成電路技術水平及IC設計製造企業競爭力具有十分重要的意義，而且對我國EDA軟體產業的發展也具有巨大的推動作用。

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晶片內晶元布局對成品率的影響

通常,在晶片內晶元布局設計中總是要想辦法使每片晶片內含有最大的晶元數,從而具有最高的晶元生產率。然而晶元生產輸出產量還會受到很多其它因素的影響,特別是會受到分步重復曝光機的曝光時間和在探針台上的測試的次數的影響。這就意味著這種晶片內晶元的某種布局策略不一定會得到最高的成品率。WaferYield Inc.公司總結了16家集成電路製造企業的生產情況,經研究發明出了一種較好的晶片內晶元布局方法,它能提高晶元成品率從而提高產量輸出。用這種方法可以使晶元成品率提高6%。

WaferYield公司總裁兼CEO的 Ron Sigura說：「我們發現,在一片晶片上用兩種不同的晶元布局方法可以設計得到相同的晶元數目,但分步重復曝光機的產量輸出的差別可以高達18%。」他解釋說,平均而言分步重復曝光或掃描曝光機設備平均7%的產能是用於生產位於晶片邊緣處占晶元總數1%的晶元,而這些晶元的成品率很小。他們公司的WAMA (Wafer Mapping) 曝光場區/晶元區 布局系統能綜合考慮成品率、曝光機和測試設備的生產效率、投資成本和回報等因素,對各項參數能進行整體的優化,最後得到最優的晶元布局結果。「這種平衡式的布局方法可能不會使每片晶片上的晶元數目達到最大化,但是它將使整體的成品率和生產效率達到最大化。」

這一研究方法顯示,大約有一半的公司採用人工布局方法,而另一半的公司則使用內部軟體來布局,使晶片上的晶元數最大化。在少數情況下,還會採用使Reticle內曝光場區總數最小化的排布策略。這種方法的出發點是假設所有Reticle曝光場區用到數目相同的掩摸版。然而,如WaferYield主席兼首席技術官Eitan Cadouri所說,今天,這種方法不再是正確的了,因為有些Reticle的曝光區域只包含CMP層（3到7層掩膜）,而其它Reticle區域則包含了一 套完整的掩膜版（16~30層掩膜）。CMP區所需要的曝光時間要比其他區域所需要的曝光時間少得多。此外,Cadouri還認為不是所有區域的曝光時間都是完全相同的。「在有些情況下要使用Blading技術,而Blading一個Reticle區域要比正常的區域花更長的時間。「我們對分步重復曝光時間的模擬結果顯示,即使晶元數目完全一樣,不同的布局方法其步進曝光所需要工藝時間也會有4~18%的差別。

在分步重復曝光機的曝光方面,他們對晶片邊緣處一些晶元的曝光時間進行了重新評估,發現可以對提高部分生產效率起到一定的作用。例如,如果分步重復曝光機的曝光光場一次能曝光4個晶元的話,在晶片邊緣處進行曝光時,套准過程可能會花費更長的時間,或許其中的一兩個晶元對成品率毫無貢獻,因為只有部分Reticle的圖形在晶片內。

至於測試方面,通常都是用戶先做好晶片內晶元的測量布局,然後生成相應的測試布局圖。而WAMA軟體卻能把測試時的一些限制條件,在產生晶片測試布局圖時就事先考慮進去。

或許這種布局策略最大的優點是不需要改變任何生產工藝。它支持所有晶元製造商所使用的分步重復曝光機和掃描曝光機,並能幫助工程師對設計、製造、封裝和測試各個環節的操作。

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基於形態學和線性規劃方法的成品率增強方法

號上每一點處對應結構元素的最大值;而灰度腐蝕是將結構元素緊貼在信號下方「滑動」，其原點刻畫出的軌跡。他們分別記為：f⊕g,fg。對灰度圖像的膨脹(或腐蝕)操作有兩種效果:如果結構元素的值都為正的，則輸出圖像會比輸人圖像亮(或暗);根據輸人圖像中暗(或亮)細節的灰度值以及它們的形狀相對於結構元素的關系，它們在運算中被消減或被除掉。灰度形學中的開閉運算都可以用來提取特徵或平滑圖像。灰度圖像的開運算可以去掉圖像上與結構函數的形態不相吻合的凸結構，同時保留那些相吻合的凸結構;而閉運算則會填充那些圖像上與結構函數不相吻合的凹結構，同時保留那些相吻合的凹結構。

第五章 關鍵面積方法研究 21

第五章 關鍵面積方法研究

本章首先討論了關鍵面積概念和對成品率研究的意義，然後研究了現有的開路、短路關鍵面積基礎模型，分析了其不足之處並提出了改進的關鍵面積應用模型，在此基礎上設計了關鍵面積提取演算法。最後研究了故障敏感度分析方法，論述了MC方法和關鍵面積方法在故障敏感度分析中的統一性。

5.1 關鍵面積方法概述

集成電路對製造缺陷的敏感程度可用關鍵面積(Critical
Area)來描述，一般認為關鍵面積的定義是：集成電路晶元上出現缺陷時必定導致電路產生故障的特殊區域的面積。利用關鍵面積的概念，某一類製造缺陷在晶元上引起的平均故障數可以表示為：

??Aav?D

積，D是該類缺陷的平均缺陷密度。Aav可以表示為: (3.1) 其中λ是該類製造缺陷在晶元上引起的平均故障數，Aav是該類缺陷的平均關鍵面

(3.2) Aav??A(R)h(R)dRR0R其中A(R)是粒徑為的 缺陷在晶元上的關鍵面積，h(R)是該類缺陷的粒徑分布函RM

數，R0表示版圖最小線寬，RM為最大缺陷粒徑。關鍵面積的提出隱含了一個重要的概念：製造過程中當一個粒徑為R的缺陷出現在晶元上時，該缺陷並不一定導致電路產生故障，能否導致故障取決於其位置是否在構成關鍵面積的特殊區域中。

a.缺陷落在關鍵區域中形成故障 b.缺陷不在關鍵區域中不導致故障

圖3.1導致電路故障的關鍵區域示意圖

關鍵面積決定缺陷是否導致故障的情形如圖3.1所示

22 基於形態學和線性規劃方法的成品率增強方法

5.2關鍵面積基礎模型研究

製造缺陷有很多種，但對電路產生的功能故障主要可分為導體層上的線條開路、短路以及導體層間的短路，其中開路故障主要由導體丟失物缺陷引起，而短路故障主要由導體冗餘物缺陷引起，層間的短路主要有針孔缺陷等引起。根據每一種缺陷產生故障的機理，需要相應的建立各種缺陷的關鍵面積模型。

圖 3.2 Y×X的晶元上一條長L寬W的金屬線

5.2.1 開路關鍵面積基礎模型

考慮如圖3.2所示的簡單版圖模式，一條長為L、寬為W(L>W)的金屬線淀積

Rc=R-W Ac(R)=(R-W)L

2W≤R W<R<2W

圖3.3 長金屬線開路關鍵區域

第五章 關鍵面積方法研究 23

於長為Y(Y?L)、寬為X的絕緣襯底上，考慮丟失物缺陷對該金屬造成開路的影響。丟失物缺陷要引起金屬線條開路必須滿足兩個條件，第一，缺陷圓粒徑必須大於等於線條寬度；第二，缺陷圓的圓心必須落在如圖3.3所示的陰影區域中。當這兩個條件都滿足時，使缺陷圓心必須位於一個長為L、寬為Rc的區域中，並且使金屬線條完全斷開，這種情況下Rc可和Ac(R)可表示為:

Rc?R?WAc(R)?Rc?L(3.3)

?(R?W)L

定義故障區域寬度Rc與晶元寬度W之比為故障核(相當於歸一化故障率)，記為K(R?W)。這樣，Ac(R)可表示為:

Ac(R)?AchipK(R?W)

(3.4)

圖 3.4 長金屬線開路故障核

其中Achip表示晶元面積。長金屬線的故障核如圖3.4所示，故障核可表示為:

?0,??R?WK(R?W)??,

?X

??1,0?R?WW?R?W?XR?W?X(3.5)

24 基於形態學和線性規劃方法的成品率增強方法

圖3.5 長金屬線的開路故障核特性
由故障核可知，當R小於W時，丟失物缺陷是不能導致金屬線開路的，即故障率為0，當R?W?X時，說明缺陷粒徑比晶元寬度還大，則電路故障率達到最大。由(3.4)得到關鍵面積為:

0?R?W?0,(3.6) ?Ac(

R)??L(R?W),W?R?W?X

?X?Y,R?W?X?當多條金屬線的開路情形時，如圖3.6所示的兩條相鄰金屬線條，在缺陷小於

(2W?S)時，關鍵區域等於兩條金屬線關鍵區域之和，但當缺陷粒徑大於(2W?S)時，故障區域之間出現重疊區域，如圖3.8所示，重疊區域長度xov?R?(2W?S)，

則故障區寬度為: (3.7) Rc?

2(R?W)?xov

圖 3.6 具有兩條導電線條的布線單元圖

F. 成品PCB板有毒嗎

「在PCB生產過程中是有毒的，中間的沉銅,電鍍都是化學葯水反映做成的，所以在生產過程中揮發到空氣中的氣體是有毒的，所以一般在電鍍車間，員工都有帶防毒口罩的。

根據電路層數分類：分為單面板、雙面板和多層板。

常見的多層板一般為4層板或6層板，復雜的多層板可達十幾層。多層板（Multi-Layer Boards），它大大增加了可以布線的面積。多層板用上了更多單或雙面的布線板。多層板使用數片雙面板，並在每層板間放進一層絕緣層後黏牢（壓合）。

板子的層數就代表了有幾層獨立的布線層，通常層數都是偶數，並且包含最外側的兩層。常見的一般是4到8層的結構，不過從技術上是可以做到近100層的PCB板。

(6)電路成品擴展閱讀：

PCB的歷史

印製電路板的發明者是奧地利人保羅·愛斯勒（PaulEisler），他於1936年在一個收音機裝置內採用了印刷電路板。1943年，美國人將該技術大量使用於軍用收音機內。1948年，美國正式認可這個發明用於商業用途。自20世紀50年代中期起，印刷電路版技術才開始被廣泛採用。

在印製電路板出現之前，電子元器件之間的互連都是依靠電線直接連接實現的。而現在，電路面板只是作為有效的實驗工具而存在；印刷電路板在電子工業中已經占據了絕對統治的地位。

G. pcb電路板成品後線路顯影不凈和二銅的電鍍錫不良怎麼區分！那位大大指點一二 非常感謝！

在沒有去現場調查歷史品質檢查記錄的情況下，可以安排一下兩個步驟進行確認：
1）觀察缺陷分布，集中在某一面或出現缺陷的位置與電鍍時的高低電位區域之間不存在規律或存在條狀、帶狀分布，多半與顯影不凈有關。
2）切片分析：
——顯影不凈情況下，有殘留菲林膠體在板面，在電鍍的時候會影響到電鍍鍍銅，按你描述的情況，很嚴重，若是顯影不凈造成的，那麼整個鍍銅過程中，膠體都在，那麼膠體邊緣部分會因為周圍的鍍銅厚度增長而延伸，扣起來，在後面的鍍錫-》去膜-》蝕刻過程中，這個邊緣部分會形成一個小小突起，向著無銅的區域，特別在密集線路、PAD 的位置，更容易在切片觀察到此特徵。
——鍍錫不良情況下，則不同，按你描述的情形，屬於鍍錫不上，或錫偏薄，錫沒起到保護需要保護的銅層圖形不受到蝕刻葯水侵蝕的作用，這種情形下，切片觀察到的情形，二銅完全沒有包住一銅，呈沙灘狀。其次，若因電位分布異常導致的，那麼應該集中在低電位區域，缺陷分布與電位勢高低分布規律 會基本吻合。

當然切片分析只是一種手段，到現場調查實際情況，會得到更多的線索，有時候解決問題反而來得更快。

H. pcb電路板成品清洗線板子經吸干段海綿輥，冷風吹，烘乾段後有水漬，如何解決

你們是不是速度開太快了，調整一下速度，看一下是不是吸水海綿幹了，洗雙面板跟單面板的速度要調整。
更換一下吸水海綿，檢查一下你們的烘乾段的風刀，看是不是哪裡堵了。

I. 這個電路怎麼做怎麼做成成品啊

如果只是單純的小製作，用萬能板搭接製作就行了，電路很簡單，元器件也很少，2小時就搞定了……

J. 電路板干什麼用的 什麼地方需要用到，各種各樣的電路板做什麼的

1.電路板內部其實相當於好多電線，把各個元件連接，有並聯，有串聯。這樣做是為了方便，也容易製作和更換元件
2.PCB有很多不同的分類，於是就有鋁基板,高頻板,單面板，多面板等等。用到PCB板的電器很多哦
比如電視機
電冰箱
空調
手機
音響等等
以及MP3
GPS。需要搭建電路的都要用PCB
3.如果想做PCB的話，推薦你去一個地方。華強PCB。
PCB打樣市場分布
PCB打樣的需求群體主要集中在電子產品較為發展的地區，主要有深圳、北京、上海、蘇州、杭州、西安、成都、長沙等城市。
PCB打樣最好的廠家
目前行業內最好的PCB打樣廠家是深圳華強集團旗下的華強PCB
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華強PCB自主開發的ERP系統支持在線下單，在線計算價格等功能，為工程師及采購群體避免了下單的復雜煩瑣，同時不需要議價，具有更清晰而簡捷的操作性。
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