門控時鍾電路

Ⅰ clock gating 和 power gating的區別

clock gating 時鍾門控；門控時鍾；時脈閘控
power gating電源門控；功率門控；功率門限
區別：
門控時鍾（英語：Clockgating），「門控」是指一個時鍾信號與另外一個非時鍾信號作邏輯輸出的時鍾。例如，用一個控制信號「與」一個clk，可以控制clk的起作用時間。可以通過關閉晶元上暫時用不到的功能和它的時鍾，從而實現節省電流消耗的目的。門控時鍾是低功耗設計中的一種最有效的方法。
門控時鍾是一種在同步時序邏輯電路的一種時間脈沖信號技術，可以降低晶元功耗。門控時鍾通過在電路中增加額外的邏輯單元、優化時鍾樹結構來節省電能。
可以通過以下幾種方式在設計中添加門控時鍾邏輯：
通過寄存器傳輸級編程中的條件選擇來實現使能信號，從而在邏輯綜合過程自動被翻譯為門控時鍾；
通過實例化特殊的門控時鍾單元，來把門控時鍾插入到設計中去；
使用專門的門控時鍾工具添加。

Ⅱ clock gating，什麼是clock gating

clock gating

門控時鍾

短語：

clock-gating technique門控技術

Clock-gating checks時鍾門鎖檢查 ; 時鍾門的檢查

Clock-gating methodClock-gating技術 ; clock-gating技術

clock-gating門控時鍾

Clock-gating技術Clock-gating method ; clock-gating method

clock-gating setup and hold門的建立和保持

clock gating cell單元 ; 門控時鍾單元

Globle Clock Gating全局時鍾開關

Cell level Clock Gating單元級門控時鍾技術

例句：

Clockgatingisan .

時鍾閘控是降低數位電路動態功率消耗的有效方法。

Ⅲ 低功耗設計方法有哪些

數字電路的功耗有2部分構成，其一是靜態功耗，通常表現為電子線路的漏電流，控制這部分功耗主要決定於生產工藝和所用的材料；其二是動態工作電流，而影響這部分功耗的因素很多，如電路設計的方式，線路的復雜程度，工作時時鍾頻率等。

一、RTL級

1.並行結構

並行結構一定程度可以減低某一區域的頻率，從而可能降低功耗。

2.流水結構

「路徑長度縮短為原始路徑長度的1 /M。這樣，一個時鍾周期內充/放電電容變為C/M。如果在加入流水線之後，時鍾速度不變，則在一個周期內，只需要對C/M進行充/放電，而不是原來對C進行充/放電。因此，在相同的速度要求下，可以採用較低的電源電壓來驅動系統。」

3.優化編碼

通過數據編碼來降低開關活動，例如用格雷碼取代二進制。

4.操作數隔離

「操作數隔離的原理就是：如果在某一段時間內，數據通路的輸出是無用的，則將它的輸入置成個固定值，這樣，數據通路部分沒有翻轉，功耗就會降低。」

二、門級電路

1.門控時鍾技術

       晶元工作時，很大一部分功耗是由於時鍾網路的翻轉消耗的，對於一個設計中的寄存器組由於時鍾信號CLK的翻轉，寄存器組會持續在CLK的上升沿來臨時讀取數據輸入端的數據，而這時讀取的數據是不變的，這就消耗了額外的功耗。如果時鍾網路較大，這部分引起的功耗損失會很大。門控技術基本原理就是通過關閉晶元上暫時用不到的功能和它的時鍾，從而實現節省電流消耗的目的，門控時鍾對翻轉功耗和內部功耗的抑製作用最強，是低功耗設計中的一種最有效的方法。通過一個時能信號控制時鍾的開關。當系統不工作時可以關閉時鍾，整個系統處於非激活狀態，這樣就能夠在某種程度上降低系統功耗。

     「通常情況下，時鍾樹由大量的緩沖器和反相器組成，時鍾信號為設計中翻轉率最高的信號，時鍾樹的功耗可能高達整個設計功耗30%。加入門控時鍾電路後，由於減少了時鍾樹的開關行為，節省了開關功耗。同時，由於減少了時鍾引腳的開關行為，寄存器的內部功耗也減少了。採用門控時鍾，可以非常有效地降低設計的功耗，一般情況下能夠節省20%~60%的功耗。」

      使用門控時鍾並不符合同步設計的思想。ASIC中使用較多，FPGA中不推薦使用。

2.多電壓供電

3.多閾值電壓

根據多閾值電壓單元的特點，為了滿足時序的要求，關鍵路徑中使用低閾值電壓的單元(low Vt cells)，以減少單元門的延遲，改善路徑的時序。而為了減少靜態功耗，在非關鍵路徑中使用高閾值電壓的單元(high Vt cells)，以降低靜態功耗。因此，使用多閾值電壓的工藝庫，我們可以設計出低靜態功耗和高性能的設計。

Ⅳ 同步電路是什麼意思

什麼是同步邏輯和非同步邏輯,同步電路和非同步電路的區別是什麼？
同步邏輯是時鍾之間有固定的因果關系。非同步邏輯是各時鍾之間沒有固定的因果關系。
電路設計可分類為同步電路和非同步電路設計。
同步電路利用時鍾脈沖使其子系統同步運作，而非同步電路不使用時鍾脈沖做同步，其子系統是使用特殊的「開始」和「完成」信號使之同步。由於非同步電路具有下列優點--無時鍾歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用非同步電路設計。
非同步電路主要是組合邏輯電路，用於產生地址解碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鍾信號都沒有關系，解碼輸出產生的毛刺通常是可以監控的。同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鍾控制下完成的。這些時序電路共享同一個時鍾CLK，而所有的狀態變化都是在時鍾的上升沿(或下降沿)完成的。

非同步電路重要是組合邏輯電路，用於產生天址解碼器、FIFO或RAM的讀寫節制信號脈沖，但它同時也用在時序電路中，彼時它出有統一的時鍾，狀態變化的時辰是不穩定的，通常輸入信號只在電路處於波動狀態時才發作變化。也就是說一個時辰容許一個輸入產生變化，以防止輸入信號之間形成的競讓冒險。電路的穩定需求有可靠的建立時間和持時間，待上面引見。

同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路形成的電路，其一切操作都是在嚴厲的時鍾掌握下完成的。這些時序電路同享統一個時鍾CLK，而一切的狀態變化都是在時鍾的上升沿(或降落沿)完成的。比如D觸發器，當上升延到來時，寄存器把D端的電平傳到Q輸出端。

Ⅳ 時鍾電路設計需要哪些元件

方案的論證與選擇
1.1方案論證
1.1.1採用MCS—51系列單片機和壓力感測器來完成
壓力感測器是雞蛋鬧鍾必須用到的感測器，它具有結構簡單、體積小、重量輕、使用壽命長等優異的特點。控制電路主要由單片機和程序來實現，這樣的設計具有性能穩定，做工可靠，價格低廉，結構簡單的優點，但也存在編程難度大的缺點。這種設計是目前工業中最常用的一種設計，產品整體價成本格較低，硬體結構簡單，容易實現。
1.1.2採用TTL集成門電路和壓力感測器來實現
這種設計同樣採用壓力感測器，但是控制電路採用集成門電路，電路主要由振盪器，分頻器，計數器，解碼器，顯示電路組成。它的特點在於精度高，抗干擾能力強，允許的工作電壓范圍大，不需要編程，但同時也在產品體積大，硬體結構復雜，工作不可靠，技術老化，成本相對較高的缺點。這種設計目前在市場上已經基本淘汰。
1.1.3採用MCS—51系列單片機，時鍾晶元和壓力感測器來設計
這種設計在控制電路中加入了一個時鍾晶元，總體來說，產品需要的編程難度降低，但是產品的硬體結構復雜了，而且時鍾晶元的價格也很昂貴，提高了成本，這種設計在目前的市場上很少見。
1.2方案的選擇
綜上所述，應選用方案一來完成雞蛋鬧鍾的設計。

這里介紹的電子鍾，電路可稱得上極簡，它僅使用單片的20引腳單片機完成電子鍾的全部功能，而筆者見到的其它設計方案均採用二片以上的多片IC實現。

電路見圖1。

一片20引腳的單片機AT89C2051為電子鍾主體，其顯示數據從P1口分時輸出，P3.0~3.3則輸出對應的位選通信號。由於LED數碼管點亮時耗電較大，故使用了四隻PNP型晶體管VT1~VT4進行放大。本來筆者還有一種更簡的設計方案（見圖2），可省去VT1~VT4及R1~R4八個元件，但這種設計由於單片機輸出口的灌入電流有限（約20mA），數碼管亮度較暗而不向讀者介紹，除非你採用了高亮度的發光數碼管。

P3.4、P3.5、3.7外接了三個輕觸式按鍵，這里我們分別命名為：模式設定鍵set（P3.4）、時調整鍵hour（P3.5）、分調整鍵min（P3.7）。C1、R13組成上電復位電路。VT5及蜂鳴器Bz為鬧時訊響電路。三端穩壓器7805輸出的5V電壓供整個系統工作。此電子鍾可與任何9~20V/100mA的交直流電源適配器配合工作，適應性強。

電子鍾功能

1.走時：通過模式設定鍵set選擇為走時，U1、U2顯示小時，U3、U4顯示分。U2的小數點為秒點，每秒閃爍一次。

2.走時調整：通過模式設定鍵set選擇為走時調整，按下hour鍵對U1、U2的走時「時」顯示進行調整（每0.2秒遞加1）。按下min鍵對U3、U4的走時「分」顯示進行調整（每0.2秒遞加1）。

3.鬧時調整：通過模式設定鍵set選擇為鬧時調整，按下hour鍵對U1、U2的鬧時「時」顯示進行調整（每0.2秒遞加1）。按下min鍵對U3、U4的鬧時「分」顯示進行調整（每0.2秒遞加1）。

4.鬧時啟/停設定：通過模式設定鍵set選擇為鬧時啟/停設定，按下min鍵U3的小數點點亮，鬧時功能啟動；按下hour鍵U3的小數點熄滅，鬧時功能關停。

由於電路設計得極其簡單，因此豐富的功能只能由軟體完成，這里軟體設計成為了關鍵。下面介紹軟體設計要點。

圖3為主程序狀態流程。

圖3

運行時建立的主要狀態標志如下：

flag—掉電標志。掉電後，flag內為一隨機數；重新設定時間後flag內寫入標志數55H。

set—工作模式設定標志。

hour—走時「時」單元。

min—走時「分」單元。

sec—走時「秒」單元。

deda—走時5mS計數單元

t_hour—鬧時「時」單元。

t_min—鬧時「分」單元。

d_05s—0.5秒位標志。每秒鍾的前0.5秒置1，後0.5秒置0，以使秒點閃爍。

o_f—鬧時啟/停位標志。鬧時啟動置1，鬧時關停置0。

另外將定時器T0設定為5mS的定時中斷。這里晶振頻率為12MHz，因此5mS的初值為-5000，但實際上程序還要作其它運算，使得時間偏長，經調整
很高興回答樓主的問題 如有錯誤請見諒

Ⅵ atom z8350 啟動方式

atom z8350啟動方式作為intel的低功耗、高集成度4核處理器。

intel Atom X5-Z8350 和 X5-Z8300 都具備完善的指令集支持能力，不但具備強大的處理和擴展能力，支持多種介面和協議，並且支持最新的win10系統、LINUX系統、甚至可以支持Andriod系統。

門控邏輯模塊時鍾對時鍾網路進行劃分，如果在當前的時鍾周期內，系統沒有用到某些邏輯模塊，則暫時切斷這些模塊的時鍾信號，從而明顯地降低開關功耗。

門控時鍾和可變頻率時鍾：

在微處理器中，很大一部分功耗來自時鍾。時鍾是惟一在所有時間都充放電的信號，而且很多情況下引起不必要的門的翻轉，因此降低時鍾的開關活動性將對降低整個系統的功耗產牛很大的影響。門控時鍾包括門控邏輯模塊時鍾和門控寄存器時鍾。

採用「與」門實現的時鍾控制電路。門控寄存器時鍾的原理是當寄存器保持數據時，關閉寄存器時鍾，以降低功耗。然而，門控時鍾易引起毛刺，必須對信號的時序加以嚴格限制，並對其進行仔細的時序驗證。

Ⅶ 已知時鍾clk和data信號,設計電路實現波形A和B

沒有看到時鍾clk和data信號數據，以及A和B波形圖；
請補充上來；

Ⅷ 奧數 時鍾問題

關於時鍾問題的探討
作者：未知

無淪是用離散邏輯、可編程邏輯，還是用全定製硅器件實現的任何數字設計，為了成功地操作，可靠的時鍾是非常關鍵的。設計不良的時鍾在極限的溫度、電壓或製造工藝的偏差情況下將導致錯誤的行為，並且調試困難、花銷很大。 在設計pld/fpga時通常採用幾種時鍾類型。時鍾可分為如下四種類型：全局時鍾、門控時鍾、多級邏輯時鍾和波動式時鍾。多時鍾系統能夠包括上述四種時鍾類型的任意組合。

1．全局時鍾

對於一個設計項目來說，全局時鍾(或同步時鍾)是最簡單和最可預測的時鍾。在pld/fpga設計中最好的時鍾方案是：由專用的全局時鍾輸入引腳驅動的單個主時鍾去鍾控設計項目中的每一個觸發器。只要可能就應盡量在設計項目中採用全局時鍾。pld/fpga都具有專門的全局時鍾引腳，它直接連到器件中的每一個寄存器。這種全局時鍾提供器件中最短的時鍾到輸出的延時。

圖1 示出全局時鍾的實例。圖1 定時波形示出觸發器的數據輸入d[1..3]應遵守建立時間和保持時間的約束條件。建立和保持時間的數值在pld數據手冊中給出，也可用軟體的定時分析器計算出來。如果在應用中不能滿足建立和保持時間的要求，則必須用時鍾同步輸入信號(參看下一章「非同步輸入」)。

圖1 全局時鍾

（最好的方法是用全局時鍾引腳去鍾控pld內的每一個寄存器，於是數據只要遵守相對時鍾的建立時間tsu和保持時間th）

2．門控時鍾

在許多應用中，整個設計項目都採用外部的全局時鍾是不可能或不實際的。pld具有乘積項邏輯陣列時鍾（即時鍾是由邏輯產生的），允許任意函數單獨地鍾控各個觸發器。然而，當你用陣列時鍾時，應仔細地分析時鍾函數，以避免毛刺。

通常用陣列時鍾構成門控時鍾。門控時鍾常常同微處理器介面有關，用地址線去控制寫脈沖。然而，每當用組合函數鍾控觸發器時，通常都存在著門控時鍾。如果符合下述條件，門控時鍾可以象全局時鍾一樣可靠地工作：

1.驅動時鍾的邏輯必須只包含一個「與」門或一個「或」門。如果採用任何附加邏在某些工作狀態下，會出現競爭產生的毛刺。

2.邏輯門的一個輸入作為實際的時鍾，而該邏輯門的所有其它輸入必須當成地址或控制線，它們遵守相對於時鍾的建立和保持時間的約束。

圖2和圖3 是可靠的門控時鍾的實例。在 圖2 中，用一個「與」門產生門控時鍾，在 圖3 中，用一個「或」門產生門控時鍾。在這兩個實例中，引腳nwr和nwe考慮為時鍾引腳，引腳add[o．．3]是地址引腳，兩個觸發器的數據是信號d[1..n]經隨機邏輯產生的。

圖2 「與」門門控時鍾

圖3 「或」門門控時鍾

圖2和圖3 的波形圖顯示出有關的建立時間和保持時間的要求。這兩個設計項目的地址線必須在時鍾保持有效的整個期間內保持穩定(nwr和nwe是低電平有效)。如果地址線在規定的時間內未保持穩定，則在時鍾上會出現毛刺，造成觸發器發生錯誤的狀態變化。另一方面，數據引腳d[1．．n]只要求在nwr和nwe的有效邊沿處滿足標準的建立和保持時間的規定。

我們往往可以將門控時鍾轉換成全局時鍾以改善設計項目的可靠性。圖4 示出如何用全局時鍾重新設計 圖2 的電路。地址線在控制d觸發器的使能輸入，許多pld設計軟體，如max+plusii軟體都提供這種帶使能端的d觸發器。當ena為高電平時，d輸入端的值被鍾控到觸發器中：當ena為低電平時，維持現在的狀態。

圖4 「與」門門控時鍾轉化成全局時鍾

圖4 中重新設計的電路的定時波形表明地址線不需要在nwr有效的整個期間內保持穩定；而只要求它們和數據引腳一樣符合同樣的建立和保持時間，這樣對地址線的要求就少很多。

圖 給出一個不可靠的門控時鍾的例子。3位同步加法計數器的rco輸出用來鍾控觸發器。然而，計數器給出的多個輸入起到時鍾的作用，這違反了可靠門控時鍾所需的條件之一。在產生rco信號的觸發器中，沒有一個能考慮為實際的時鍾線，這是因為所有觸發器在幾乎相同的時刻發生翻轉。而我們並不能保證在pld/fpga內部qa,qb,qc到d觸發器的布線長短一致，因此，如 圖5 的時間波形所示，在器從3計到4時，rco線上會出現毛刺（假設qc到d觸發器的路徑較短，即qc的輸出先翻轉）。

圖5 不可靠的門控時鍾

(定時波形示出在計數器從3到4改變時，rco信號如何出現毛刺的)

圖6 給出一種可靠的全局鍾控的電路，它是圖5不可靠計數器電路的改進，rco控制d觸發器的使能輸入。這個改進不需要增加pld的邏輯單元。

圖6 不可靠的門控時鍾轉換為全局時鍾

(這個電路等效於圖5電路，但卻可靠的多)

3．多級邏輯時鍾

當產生門控時鍾的組合邏輯超過一級(即超過單個的「與」門或「或」門)時，證設計項目的可靠性變得很困難。即使樣機或模擬結果沒有顯示出靜態險象，但實際上仍然可能存在著危險。通常，我們不應該用多級組合邏輯去鍾控pld設計中的觸發器。

圖7 給出一個含有險象的多級時鍾的例子。時鍾是由sel引腳控制的多路選擇器輸出的。多路選擇器的輸入是時鍾(clk)和該時鍾的2分頻(div2)。由圖7 的定時波形圖看出，在兩個時鍾均為邏輯1的情況下，當sel線的狀態改變時，存在靜態險象。險象的程度取決於工作的條件。 多級邏輯的險象是可以去除的。例如，你可以插入「冗餘邏輯」到設計項目中。然而，pld/fpga編譯器在邏輯綜合時會去掉這些冗餘邏輯，使得驗證險象是否真正被去除變得困難了。為此，必須應尋求其它方法來實現電路的功能。

圖7 有靜態險象的多級時鍾

圖8 給出 圖7 電路的一種單級時鍾的替代方案。圖中sel引腳和div2信號用於使能d觸發器的使能輸入端，而不是用於該觸發器的時鍾引腳。採用這個電路並不需要附加pld的邏輯單元，工作卻可靠多了。 不同的系統需要採用不同的方法去除多級時鍾，並沒有固定的模式。

圖7 無靜態險象的多級時鍾

（這個電路邏輯上等效於圖7，但卻可靠的多）

4．行波時鍾

另一種流行的時鍾電路是採用行波時鍾，即一個觸發器的輸出用作另一個觸發器的時鍾輸入。如果仔細地設計，行波時鍾可以象全局時鍾一樣地可靠工作。然而，行波時鍾使得與電路有關的定時計算變得很復雜。行波時鍾在行波鏈上各觸發器的時鍾之間產生較大的時間偏移，並且會超出最壞情況下的建立時間、保持時間和電路中時鍾到輸出的延時，使系統的實際速度下降。

用計數翻轉型觸發器構成非同步計數器時常採用行波時鍾，一個觸發器的輸出鍾控下一個觸發器的輸入，參看圖9 同步計數器通常是代替非同步計數器的更好方案，這是因為兩者需要同樣多的宏單元而同步計數器有較快的時鍾到輸出的時間。圖10 給出具有全局時鍾的同步計數器，它和 圖9 功能相同，用了同樣多的邏輯單元實現，卻有較快的時鍾到輸出的時間。幾乎所有pld開發軟體都提供多種多樣的同步計數器。

圖9 行波時鍾

圖10 行波時鍾轉換成全局時鍾

(這個3位計數器是圖9非同步計數器的替代電路，它用了同樣的3個宏單元，但有更短的時鍾到輸出的延時)

5. 多時鍾系統

許多系統要求在同一個pld內採用多時鍾。最常見的例子是兩個非同步微處理器器之間的介面，或微處理器和非同步通信通道的介面。由於兩個時鍾信號之間要求一定的建立和保持時間，所以，上述應用引進了附加的定時約束條件。它們也會要求將某些非同步信號同步化。

圖11 給出一個多時鍾系統的實例。clk_a用以鍾控reg_a，clk_b用於鍾控reg_b，由於reg_a驅動著進入reg_b的組合邏輯，故clk_a的上升沿相對於clk_b的上升沿有建立時間和保持時間的要求。由於reg_b不驅動饋到reg_a的邏輯，clk_b的上升沿相對於clk_a沒有建立時間的要求。此外，由於時鍾的下降沿不影響觸發器的狀態，所以clk_a和clk_b的下降沿之間沒有時間上的要求。， 如圖4，2．ii所示，電路中有兩個獨立的時鍾，可是，在它們之間的建立時間和保持時間的要求是不能保證的。在這種情況下，必須將電路同步化。圖12 給出reg_a的值(如何在使用前)同clk_b同步化。新的觸發器reg_c由glk_b觸控，保證reg_g的輸出符合reg_b的建立時間。然而，這個方法使輸出延時了一個時鍾周期。

圖ll 多時鍾系統

(定時波形示出clk_a的上升沿相對於clk_b的上升沿有建立時間和保持時間的約束條件)

圖12 具有同步寄存器輸出的多時鍾系統

(如果clk_a和clk_b是相互獨立的，則reg—a的輸出必須在它饋送到1reg_b之前，用reg_c同步化)

在許多應用中只將非同步信號同步化還是不夠的，當系統中有兩個或兩個以上非同源時鍾的時候，數據的建立和保持時間很難得到保證，我們將面臨復雜的時間問題。最好的方法是將所有非同源時鍾同步化。使用pld內部的鎖項環（pll或dll）是一個效果很好的方法，但不是所有pld都帶有pll、dll，而且帶有pll功能的晶元大多價格昂貴，所以除非有特殊要求，一般場合可以不使用帶pll的pld。 這時我們需要使用帶使能端的d觸發器，並引入一個高頻時鍾。

圖13 不同源時鍾

如圖13所示，系統有兩個不同源時鍾，一個為3mhz，一個為5mhz，不同的觸發器使用不同的時鍾。為了系統穩定，我們引入一個20mhz時鍾，將3m和5m時鍾同步化，如圖15所示。 20m的高頻時鍾將作為系統時鍾，輸入到所有觸發器的的時鍾端。3m_en 和5m_en將控制所有觸發器的使能端。即原來接3m時鍾的觸發器，接20m時鍾，同時3m_en 將控制該觸發器使能 ，原接5m時鍾的觸發器，也接20m時鍾，同時5m_en 將控制該觸發器使能。 這樣我們就可以將任何非同源時鍾同步化。

圖13 同步化任意非同源時鍾

（一個dff和後面非門，與門構成時鍾上升沿檢測電路）

另外，非同步信號輸入總是無法滿足數據的建立保持時間，容易使系統進入亞穩態，所以也建議設計者把所有非同步輸入都先經過雙觸發器進行同步化，詳情可參閱這篇文章：：are your pld metastable。

小結：穩定可靠的時鍾是系統穩定可靠的重要條件，我們不能夠將任何可能含有毛刺的輸出作為時鍾信號，並且盡可能只使用一個全局時鍾，對多時鍾系統要注意同步非同步信號和非同源時鍾。