5秒解碼電路

A. 74ls138解碼電路

71LS138有三個附加的控制端、和。當、時，輸出為高電平（S＝1），解碼器處於工作狀態。否則，解碼器被禁止，所有的輸出端被封鎖在高電平，如表3.3.5所示。這三個控制端也叫做「片選」輸入端，利用片選的作用可以將多篇連接起來以擴展解碼器的功能。

帶控制輸入端的解碼器又是一個完整的數據分配器。在圖3.3.8電路中如果把作為「數據」輸入端（在同一個時間），而將作為「地址」輸入端，那麼從送來的數據只能通過所指定的一根輸出線送出去。這就不難理解為什麼把叫做地址輸入了。例如當＝101時，門的輸入端除了接至輸出端的一個以外全是高電平，因此的數據以反碼的形式從輸出，而不會被送到其他任何一個輸出端上。

例2． 74LS138 3－8解碼器的各輸入端的連接情況及第六腳（）輸入信號A的波形如下圖所示。試畫出八個輸出管腳的波形。

解：由74LS138的功能表知，當（A為低電平段）解碼器不工作，8個輸出管腳全為高電平，當（A為高電平段）解碼器處於工作狀態。因所以其餘7個管腳輸出全為高電平，因此可知，在輸入信號A的作用下，8個輸出管腳的波形如下：

即與A反相；

其餘各管腳的輸出恆等於1（高電平）與A的波形無關。

【例3.3.2】 試用兩片3線-8線解碼器74LS138組成4線-16線解碼器，將輸入的4位二進制代碼譯成16個獨立的低電平信號。

解：由圖3.3.8可見，74LS138僅有3個地址輸入端。如果想對4位二進制代碼，只能利用一個附加控制端（當中的一個）作為第四個地址輸入端。

取第（1）片74LS138的和作為它的第四個地址輸入端（在同一個時間令），取第（2）片的作為它的第四個地址輸入端（在同一個時間令），取兩片的、、，並將第（1）片的和接至，將第（2）片的接至，如圖3.3.9所示，於是得到兩片74LS138的輸出分別為

圖3.3.9 用兩片74LS138接成的4線－16線解碼器

式（3.3.8）表明時第（1）片74LS138工作而第（2）片74LS138禁止，將的0000～0111這8個代碼譯成8個低電平信號。而式（3.3.9）表明時，第（2）片74LS138工作，第（1）片74LS138禁止，將的1000～1111這8個代碼譯成8個低電平信號。這樣就用兩個3線－8線解碼器擴展成一個4線－16線的解碼器了。

同理，也可一用兩個帶控制端的4線－16線解碼器接成一個5線-32線解碼器。

B. 用74LS14控制一個發光二極體亮五秒滅五秒，再滅八秒亮兩秒如此循環。

protues元件庫中英文對照表 元件名稱 中文名 說明 7407 驅動門 1N914 二極體 74Ls00 與非門 74LS04 非門 74LS08 與門 74LS390 TTL 雙十進制計數器 7SEG 4針BCD-LED 輸出從0-9 對應於4根線的BCD碼 7SEG 3-8解碼器電路BCD-7SEG轉換電路 ALTERNATOR 交流發電機 AMMETER-MILLI mA安培計 AND 與門 BATTERY 電池/電池組 BUS 匯流排 CAP 電容 CAPACITOR 電容器 CLOCK 時鍾信號源 CRYSTAL 晶振 D-FLIPFLOP D觸發器 FUSE 保險絲 GROUND 地 LAMP 燈 LED-RED 紅色發光二極體 LM016L 2行16列液晶 可顯示2行16列英文字元，有8位數據匯流排D0-D7，RS，R/W，EN三個控制埠（共14線），工作電壓為5V。沒背光，和常用的1602B功能和引腳一樣（除了調背光的二個線腳） LOGIC ANALYSER 邏輯分析器 LOGICPROBE 邏輯探針 LOGICPROBE[BIG] 邏輯探針 用來顯示連接位置的邏輯狀態 LOGICSTATE 邏輯狀態 用滑鼠點擊,可改變該方框連接位置的邏輯狀態 LOGICTOGGLE 邏輯觸發 MASTERSWITCH 按鈕 手動閉合,立即自動打開 MOTOR 馬達 OR 或門 POT-LIN 三引線可變電阻器 POWER 電源 RES 電阻 RESISTOR 電阻器 SWITCH 按鈕 手動按一下一個狀態 SWITCH-SPDT 二選通一按鈕 VOLTMETER 伏特計 VOLTMETER-MILLI mV伏特計 VTERM 串列口終端 Electromechanical 電機 Inctors 變壓器 Laplace Primitives 拉普拉斯變換 Memory Ics Microprocessor Ics Miscellaneous 各種器件 AERIAL-天線；ATAHDD；ATMEGA64；BATTERY；CELL；CRYSTAL-晶振；FUSE；METER-儀表； Modelling Primitives 各種模擬器件 是典型的基本元器模擬，不表示具體型號，只用於模擬，沒有PCB Optoelectronics 各種發光器件 發光二極體，LED，液晶等等 PLDs & FPGAs Resistors 各種電阻 Simulator Primitives 常用的器件 Speakers & Sounders Switches & Relays 開關，繼電器，鍵盤 Switching Devices 晶閶管 Transistors 晶體管（三極體，場效應管） TTL 74 series TTL 74ALS series TTL 74AS series TTL 74F series TTL 74HC series TTL 74HCT series TTL 74LS series TTL 74S series Analog Ics 模擬電路集成晶元 Capacitors 電容集合 CMOS 4000 series Connectors 排座，排插 Data Converters ADC,DAC Debugging Tools 調試工具 ECL 10000 Series 各種常用集成電路 元件名稱 中文名 說明 7407 驅動門 1N914 二極體 74Ls00 與非門 74LS04 非門 74LS08 與門 74LS390 TTL 雙十進制計數器 7SEG 4針BCD-LED 輸出從0-9 對應於4根線的BCD碼 7SEG 3-8解碼器電路BCD-7SEG轉換電路 ALTERNATOR 交流發電機 AMMETER-MILLI mA安培計 AND 與門 BATTERY 電池/電池組 BUS 匯流排 CAP 電容 CAPACITOR 電容器 CLOCK 時鍾信號源 CRYSTAL 晶振 D-FLIPFLOP D觸發器 FUSE 保險絲 GROUND 地 LAMP 燈 LED-RED 紅色發光二極體 LM016L 2行16列液晶 可顯示2行16列英文字元，有8位數據匯流排D0-D7，RS，R/W，EN三個控

C. 如何用解碼顯示電路顯示出1、3、5、7、9的數字

要用顯示解碼電路只顯示奇數，只要解碼器的四位輸入端的A0接VCC保持為1，而不再接計數器即可。

D. 解碼器的工作原理

工作原理
解碼器是一種具有「翻譯」功能的邏輯電路，這種電路能將輸入二進制代碼的各種狀態，按照其原意翻譯成對應的輸出信號。有一些解碼器設有一個和多個使能控制輸入端，又成為片選端，用來控制允許解碼或禁止解碼。
在圖1中，74138是一種3線—8線解碼器 ，三個輸入端CBA共有8種狀態組合（000—111），可譯出8個輸出信號Y0—Y7。這種解碼器設有三個使能輸入端，當G2A與G2B均為0，且G1為1時，解碼器處於工作狀態，輸出低電平。當解碼器被禁止時，輸出高電平。
圖2時檢測74ls138解碼器時間波形的電路，使用的虛擬儀器為數字信號發生器和邏輯分析儀。數字信號發生器在一個周期內按順序送出兩組000—111的方波信號。
圖3表明如何將兩片3線—8線解碼器連接成4線—16線解碼器。其中第二片74138的使能端G1和第一片的使能端G2A接成D輸入端。當D=0時，第一片74138工作，對0000—0111的輸入信號進行解碼輸出。當D=1時，第二片74138工作，對1000—1111的輸入信號進行解碼輸出。
在圖4中 ，7442為二—十進制解碼器，具有4個輸入端和10個輸出端。輸入信號採用8421BCD碼，二進制數0000—1001與十進制數0—9對應。當輸入超過這個范圍是無效，10個輸出端均為高電平。7442電路沒有使能端，因此只要輸入在規定范圍內，就會有一個輸出端為低電平。
圖5位BCD—七段顯示解碼器電路，LED數碼管將顯示與BCD碼對應的十進制數0—9。因為顯示解碼器電路輸出高電平，所以應該採用共陰極LED數碼管。
編碼與解碼的過程剛好相反。通過編碼器可對一個有效輸入信號生成一組二進制代碼。有的編碼器設有使能端，用來控制允許編碼或禁止編碼。
優先編碼器的功能是允許同時在幾個輸入端有輸入信號，編碼器按輸入信號排定的優先順序，只對同時輸入的幾個信號中優先權最高的一個進行編碼。在圖6中，74147為BCD優先編碼器，輸入和輸出都是低電平有效。為了取得有效輸出高電平，可在每個輸出端連接一個反相器。7417隻有1—9各輸入端，0輸入端不接入電路。這是因為7417約定，當無有效輸入時，輸出0的BCD代碼0000。
圖7是一個檢測優先編碼/解碼功能的邏輯電路，對每一個接地的邏輯開關，數碼管都會顯示一個相應的十進制數。在輸入端的8個邏輯開關中，代號為[7]的優先順序別最高，代號為[0]的優先順序別最低。

E. 什麼是解碼電路

一種將二進制數據轉換為被二進制編碼的十進制數據的解碼電路，包括：第一移位寄存器，用於從LSD起4位4位地最後儲存解碼的被二進制編碼的十進制數據，該第一移位寄存器具有4位×N級（其中N是任意正整數），並由第一時鍾信號進行移位控制；第二移位寄存器，用於從MSD起4位4位地儲存要解碼的二進制數據，該第二移位寄存器具有4位×M級（其中M是任意正整數），並由第二時鍾信號進行移位控制，其控制方式是：對於第一移位寄存器中的每N級，在第二移位寄存器中移位一級；運算／邏輯裝置，用於周期性地進行解碼，其方式是：將從要解碼的二進制數據的MSD起順序選出的每個4位數據乘以16，並將其結果加到後面的4位數據上，從而輸出解碼的被二進制編碼的十進制數據，所述的解碼包括：（a）第一過程，將從第一移位寄存器的每個4位數據乘4，並進行十進制校正和進位處理，在第一時鍾信號的每一周期的前半周期輸出中間結果；（b）第二過程，將所述每個中間結果乘4，並進行十進制校正和進位處理，將結果加到從第二移位寄存器來的4位數據上，以在第一時鍾信號的每一周期的後半周期輸出要儲存在第一移位寄存器中的解碼的被二進制編碼的十進制數據；以及緩存器，用於暫時儲存從運算／邏輯裝置輸出的每一個中間結果。

F. 用74138解碼器擴展成5/32解碼電路

將5線-32線解碼器的5根輸入線A4A3A2A1A0分成兩組，低三位A2A1A0接至每個138的輸入端，高兩位A4A3用來shu產生片選信號，A4A3的組合狀態共4個，每個狀態的輸出接至138的對應控制端即可。

片選信號產生方法很多。最簡單的就是將A4A3接到2:4解碼器（74LS139)輸入端，四個輸出接到四個138的控制端即可，每個138剩餘的兩個控制端直接接相應電平。

(6)5秒解碼電路擴展閱讀：

例：試用74138實現函數F(X,Y,Z)=∑m(0,2,4,7)

用74138實現函數與前面講到的解碼器實現邏輯函數的方法相同，但須注意兩點：

1、74138的輸出是低電平有效，故實現邏輯功能時，輸出端不可接或門及或非門（因為每次僅一個為低電平，其餘皆為高電平）；

2、74138與前面不同的是，其有使能端，故使能端必須加以處理，否則無法實現需要的邏輯功能。下圖給出了其最終的電路。

G. 簡述解碼電路化簡的基本原理

為了加快段描述符和頁表項的訪問速度，IA-32處理器內部分別設置了段描述符高速緩沖器和轉換後備緩沖器。它們的基本工作原理類似主存的高速緩存。