奇偶校驗電路

⑴ 奇偶校驗電路邏輯表達式

奇偶校驗電路邏輯表達式：G』是選通輸入端（又稱使能端），CBA是三個地址碼選擇輸入端，Y是同相輸出端，W是反向輸出端。X表示隨意態。G』＝1時，禁止工作，Y端輸出始終為0，W端輸出始終為1；G』＝0。

門和非門的疊加，有多個輸入和一個輸出。對於非計算性輸入有兩個要求。如果輸入用0和1表示，則運算的結果是這兩個數的乘積。如果1和1（兩端都有信號），則輸出為0;1和0，輸出為1;0和0，輸出為1。

奇偶校驗器為奇校驗：

發送器的數據10101100 送到奇偶校驗器，由於數據中的「1」的個數是偶數個，奇偶校驗器輸出1，它送到接收端的奇偶校驗器，與此同時，發送端的數據10101100 也送到接收端的奇偶校驗器，這樣送到接收端的奇偶校驗器的數據中「1」的個數為奇數個(含發送端奇偶校驗器送來的「1")。

如果數據傳遞沒有發生錯誤，接收端的奇偶校驗器輸出0，它去控制接收器工作，接收發送過來的數據。如果數據在傳遞過程中發生了錯誤，數據由10101100 變為10101000。

那麼送到接收端奇偶校驗器的數據中的「1」的個數是偶數個，校驗器輸出為1，它一方面控制接收器，禁止接收器接收錯誤的數據，同時還去觸發報警器，讓它發出數據錯誤報警。

⑵ 用74138和最少的門電路設計一個奇偶校驗電路，要求當輸入的四個變數中有偶數1時輸出1，否則為0.

設計一個奇偶校驗電路。四個輸入變數，有16個組合狀態，所以用兩片8選1數據選擇器74LS151來做，比較容易。

三輸入奇偶校驗電路偶數個1時輸出1，其真值表如圖左，Y=A'B'C'+A'BC+AB'C+ABC'，

對比74ls138真值表，輸出對應項為Y=Y0'+Y3'+Y5'+Y6'=(Y0'Y3'Y5'Y6')'。

奇偶校驗電路設計用2個3線8線解碼器和一個與非門要求輸入的四變數中有偶數個1時輸出為1否則輸出為0。

四變數接解碼器輸入，與非門8個輸入分別接解碼器輸出的Y1、Y2、Y4、Y7、Y8、Y11、Y13、Y14。

(2)奇偶校驗電路擴展閱讀：

在數字電子設備中，數字電路之間經常要進行數據傳遞，由於受一些因素的影響，數據在傳送過程中可能會產生錯誤，從而會引起設備工作不正常。為了解決這個問題，常常在數據傳送電路中設置奇偶校驗器。

奇偶校驗是檢驗數據傳遞是否發生錯誤的方法之一。它通過檢驗傳遞數據中「1」的個數是奇數還是偶數來判斷傳遞數據是否有錯誤。

奇偶校驗有奇校驗和偶校驗之分。對於奇校驗，若數據中有奇數個「1」，則校驗結果為0，若數據中有偶數個「1」，則校驗結果為1； 對於偶校驗，若數據中有偶數個「1」，則校驗結果為0，若數據中有奇數個「1」，則校驗結果為1。

⑶ 怎樣用74LS139實現奇偶校驗電路（三輸入兩輸出）

74LS139片內就是雙2線-線解碼器，正好組成三輸入兩輸出的奇偶校驗電路內。

在數據選擇器中，通常用地容址輸入信號完成挑選數據的任務。如一個4選1的數據選擇器，應有2個地址輸入端。共有2z=4種不同的組合，每一種組合可選擇對應的一路輸入數據輸出。同理對一個8選1的數據選擇器，應有3個地址輸入端。

(3)奇偶校驗電路擴展閱讀：

為了能檢測和糾正內存軟錯誤，首先出現的是內存「奇偶校驗」。內存中最小的單位是比特，也稱為「位」，位只有兩種狀態分別以1和0來標示，每8個連續的比特叫做一個位元組（byte）。不帶奇偶校驗的內存每個位元組只有8位，如果其某一位存儲了錯誤的值，就會導致其存儲的相應數據發生變化，進而導致應用程序發生錯誤。而奇偶校驗就是在每一位元組（8位）之外又增加了一位作為錯誤檢測位。

⑷ 用全加器組成八位二進制代碼奇偶校驗器，電路應如何連接

上圖是一個8位二進制奇校驗電路，由4個全加器組成，每個全加器有3個輸專入屬，那麼3個全加器有9個輸入，只用其中8個輸入端，將多餘的一個接地（邏輯0），3個全加器的輸出端再接到第4個全家器的輸入端，就構成了奇校驗器。

如果要構成偶校驗器的話，就把多餘的一個全加器的輸入端（上圖中是第3個全加器的c_in端）接高電平（邏輯1）就行了。

⑸ vhdl 8位奇偶校驗電路

8位數抄據a並行輸入，輸出校驗位y。下面程序的temp設為『0』時若輸出為『0』則為偶，其它同理反之。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY parity_check IS
PORT (a:IN STD_LOGIC_VECTOR (7 DOWNTO 0);
y:OUT STD_LOGIC);
END parity_check;

ARCHITECTURE arch OF parity_check IS
BEGIN
PROCESS(a)
VARIABLE temp:STD_LOGIC;
BEGIN
temp:='0'; --偶校驗初始值設為0，奇校驗初始值設為1
FOR i IN 0 TO 7 LOOP
temp:=temp XOR a(i);
END LOOP;
y<=temp;
END PROCESS;
END arch;

⑹ 設計一個奇偶校驗電路，要求當輸入的四個變數中有偶數個1時，輸出為1，否則為0。

設計一個奇偶校驗電路。四個輸入變數，有16個組合狀態，所以用兩片8選版1數據選擇器74LS151來做，比較容易。權

真值有如下

⑺ 用8選1數據選擇器74ls151設計四位奇偶校驗電路怎麼弄！！急！！！

Y是同相輸出端，W是反向輸出端。X表示隨意態。G』＝1時，禁止工作，Y端輸出始終為0，W端輸出始終為1；G』＝0，參考如下：

1111 0表達式：Y＝A』B』C』D＋A』B』CD』＋A』BC』D』＋AB』C』D』＋ABCD』＋ABC』D＋AB』CD＋A』BCD，

連接圖：74151的端子A2、A1、A0分別接A、B、C，74151的端子D0、D3、D5、D6接D，D1、D2、D4、D7接D』，74151的輸出端為Y。

真值表：ABCD Y，0000 0，0001 1，0010 1，0011 0，0100 1，0101 0，0110 0，0111 1，1000 11001 0，1010 0，1011 1，1100 0，1101 1，1110 1。

(7)奇偶校驗電路擴展閱讀：

在 asic 設計和 pld 設計中，簡化組合邏輯電路的設計非常重要，因為這些設計通常需要最少的邏輯門或導線。 在專用集成電路設計和可編程邏輯器件設計中，有很多約束條件需要處理，但只有有限的1或0。 本文提出了一種新的組合邏輯電路設計方法。 以及一種因果關系的邏輯表示。

其中結果只有在所有決定事物結果的條件都滿足的情況下才發生。 與輸出變數為1的組合的所有因子不會與輸出變數為1的組合一起出現，與輸出變數為0的組合也不會出現，因此可以表示與輸出變數為1的組合。

組合邏輯電路的分析分以下幾個步驟：

（1）有給定的邏輯電路圖，寫出輸出端的邏輯表達式；

（2）列出真值表；

（3）通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。