偶校驗電路

㈠ 奇偶校驗電路邏輯表達式

奇偶校驗電路邏輯表達式：G』是選通輸入端（又稱使能端），CBA是三個地址碼選擇輸入端，Y是同相輸出端，W是反向輸出端。X表示隨意態。G』＝1時，禁止工作，Y端輸出始終為0，W端輸出始終為1；G』＝0。

門和非門的疊加，有多個輸入和一個輸出。對於非計算性輸入有兩個要求。如果輸入用0和1表示，則運算的結果是這兩個數的乘積。如果1和1（兩端都有信號），則輸出為0;1和0，輸出為1;0和0，輸出為1。

奇偶校驗器為奇校驗：

發送器的數據10101100 送到奇偶校驗器，由於數據中的「1」的個數是偶數個，奇偶校驗器輸出1，它送到接收端的奇偶校驗器，與此同時，發送端的數據10101100 也送到接收端的奇偶校驗器，這樣送到接收端的奇偶校驗器的數據中「1」的個數為奇數個(含發送端奇偶校驗器送來的「1")。

如果數據傳遞沒有發生錯誤，接收端的奇偶校驗器輸出0，它去控制接收器工作，接收發送過來的數據。如果數據在傳遞過程中發生了錯誤，數據由10101100 變為10101000。

那麼送到接收端奇偶校驗器的數據中的「1」的個數是偶數個，校驗器輸出為1，它一方面控制接收器，禁止接收器接收錯誤的數據，同時還去觸發報警器，讓它發出數據錯誤報警。

㈡ vhdl 8位奇偶校驗電路

8位數抄據a並行輸入，輸出校驗位y。下面程序的temp設為『0』時若輸出為『0』則為偶，其它同理反之。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY parity_check IS
PORT (a:IN STD_LOGIC_VECTOR (7 DOWNTO 0);
y:OUT STD_LOGIC);
END parity_check;

ARCHITECTURE arch OF parity_check IS
BEGIN
PROCESS(a)
VARIABLE temp:STD_LOGIC;
BEGIN
temp:='0'; --偶校驗初始值設為0，奇校驗初始值設為1
FOR i IN 0 TO 7 LOOP
temp:=temp XOR a(i);
END LOOP;
y<=temp;
END PROCESS;
END arch;

㈢ 什麼是奇偶校驗電路

奇偶校驗電路是一種校驗代碼傳輸正確性的電路。
奇校驗電路，當輸回入有奇數個1時，輸出答為1；偶校驗電路當輸入有偶數個1時，輸出為0。奇偶校驗只能檢查一位錯誤，且沒有糾錯的能力。
奇校驗是通過增加一位校驗位的邏輯取值，在源端將原數據代碼中為1的位數形成奇數，然後在宿端使用該代碼時，連同校驗位一起檢查為1的位數是否是奇數，做出進一步操作的決定。
奇偶校驗器多設計成九位二進制數，以適應一個位元組，一個ASCII代碼的應用要求。
奇偶校驗是一種冗餘編碼校驗，在存儲器中是按存儲單元為單位進行的，是依靠硬體實現的，因而適時性強，但這種校驗方法只能發現奇數個錯，如果數據發生偶數位個錯，由於不影響碼子的奇偶性質，因而不能發現。
對於位數較少，電路較簡單的應用，可以採用奇偶校驗的方法提高系統的可靠性。

㈣ 設計一個奇偶校驗電路，要求當輸入的四個變數中有偶數個1時，輸出為1，否則為0。

設計一個奇偶校驗電路。四個輸入變數，有16個組合狀態，所以用兩片8選版1數據選擇器74LS151來做，比較容易。權

真值有如下

㈤ 用8選1數據選擇器74ls151設計四位奇偶校驗電路怎麼弄！！急！！！

Y是同相輸出端，W是反向輸出端。X表示隨意態。G』＝1時，禁止工作，Y端輸出始終為0，W端輸出始終為1；G』＝0，參考如下：

1111 0表達式：Y＝A』B』C』D＋A』B』CD』＋A』BC』D』＋AB』C』D』＋ABCD』＋ABC』D＋AB』CD＋A』BCD，

連接圖：74151的端子A2、A1、A0分別接A、B、C，74151的端子D0、D3、D5、D6接D，D1、D2、D4、D7接D』，74151的輸出端為Y。

真值表：ABCD Y，0000 0，0001 1，0010 1，0011 0，0100 1，0101 0，0110 0，0111 1，1000 11001 0，1010 0，1011 1，1100 0，1101 1，1110 1。

(5)偶校驗電路擴展閱讀：

在 asic 設計和 pld 設計中，簡化組合邏輯電路的設計非常重要，因為這些設計通常需要最少的邏輯門或導線。 在專用集成電路設計和可編程邏輯器件設計中，有很多約束條件需要處理，但只有有限的1或0。 本文提出了一種新的組合邏輯電路設計方法。 以及一種因果關系的邏輯表示。

其中結果只有在所有決定事物結果的條件都滿足的情況下才發生。 與輸出變數為1的組合的所有因子不會與輸出變數為1的組合一起出現，與輸出變數為0的組合也不會出現，因此可以表示與輸出變數為1的組合。

組合邏輯電路的分析分以下幾個步驟：

（1）有給定的邏輯電路圖，寫出輸出端的邏輯表達式；

（2）列出真值表；

（3）通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。