網表電路

A. 反向設計的網表/電路圖提取

在晶元反向工程中，網表/電路圖提取是非常重要的工作。網表提取的質量和速度直接影響後面整理、模擬和LVS等方方面面的工作。
世紀芯在長期的技術研究中已經成功總結了一套切實可行的規范和方法，可以高質量高速度的提取各種類型電路的網表。如： 數字電路 模擬電路 設計服務范圍 標准單元、門陣列、半定製和全定製 COMS工藝和Bi-poly工藝 服務內容 提供頂層級和單元級（門級）兩個層次電路圖，如下圖所示。可按版圖布局生成電路圖；提供ERC校驗和支持SVS流程； 提供管子級網表/電路圖； 涵帶晶體管寬長比等幾何參數；按版圖布局生成電路圖；提供ERC校驗和支持SVS流程 數據交付 數據格式：Verilog和EDIF
提供圖像數據、原始網表數據、按版圖位置生成的兩個層次的電路圖 數據格式：SPICE和EDIF
提供圖像數據、原始網表數據、按版圖位置生成的兩個層次的電路圖

B. verilog的網表是什麼啊

網表：
首先聲明不是HDL語言裡面的東西，而是綜合工具裡面的東西~~

綜合的概念就是你寫的是verilog代碼。但是他只是代碼。其實不起到任何作用，只是做了這個模塊的行為級的描述。但是電腦對verilog不能直接識別。所以要通過編譯器和綜合工具進行翻譯。編譯器檢查你的語法錯誤，以及初步邏輯功能的檢查。然後綜合工具將對應的設計轉化成「網表」。

真正將你的HDL代碼變為可用的電路過程如下：
xilinx的步驟synphysize（綜合） translate（注譯），map（映射），和place and route（布局布線）
altera的步驟為complie（編譯）synphysize（綜合） fitter（布線）

綜合以後生成的就為網表文件。這個文件只是一個電路的雛形，這步完成以後你可以看到RTL（寄存器傳輸級）電路。也可以看到technology 電路。兩者區別等你看到就很快明白。這兩張圖片是對網表的一種直觀的顯示。也就是綜合器最後綜合出了你的邏輯電路。放在網表文件中。

注意：到網表層時，你的HDL語言已經無用，這個時候需要用綜合器生成的網表文件來做下面的步驟。也就是說，你的語言已經轉化成電路了！！！下面步驟就是把電路移植到fpga上面了！！！！！

轉化成電路以後：下面的步驟是根據不同的FPGA來具體的細化這張網表。比如說工具可以具體的算出某個信號的延遲是多少。其中包括多少的走線延遲和多少的組合邏輯延遲。然後最後根據FPGA的內部結構決定把這個門放到哪裡。這個就是place&route。

到此，你就生成了一個真正的邏輯電路了，然後么。。呼呼~~生成個下載文件，你的FPGA或者CPLD就可以跑起來了。

C. 什麼是「門級網表」文件

在電子線路設計中，網表（netlist）是用於描述電路元件相互之間連接關系的，一般來說是一版個權遵循某種比較簡單的標記語法的文本文件。

這里的「門級（gate-level）」，指的是網表描述的電路綜合級別。顧名思義，門級網表中，描述的電路元件基本是「門（gate）」或與此同級別的元件。

RTL 是 Register-transfer Level（寄存器傳輸級）的縮寫，它的綜合級別（或說抽象程度）比 gate-level 要高。在這個級別描述電路，涉及的基本元素通常是寄存器和組合邏輯。常見的硬體描述語言（如 VHDL、Verilog）都允許用戶直接在這個級別描述電路。

事實上，RTL 中的寄存器和組合邏輯，其物理實現還是對應到具體門電路。由於基本的寄存器或組合邏輯，對應的電路結構已經很穩定，電學特性也很明確，故而在綜合級別較高的 EDA 工具中，一般不需要再親自去描述它們的實現方法，而是調用現成的庫信息。EDA 工具會根據 RTL 描述自動編譯出門級的電路描述。——這個編譯過程就是問題說明裡提到的「RTL 文件轉換至門級網表」。