簡單邏輯電路圖

① 時序邏輯電路有哪些

時序邏輯電路有以下3種：

1、時序邏輯電路的設計（一）

下圖的時序邏輯電路是：設計一個串列數據檢測器，對它的要求是：連續輸入3個或3個以上的1時輸出為1，其他輸入情況下輸出為0。

(1)簡單邏輯電路圖擴展閱讀：

時序邏輯電路的特點：

1、功能特點：電路在某采樣周期內的穩態輸出Y（n），不僅取決於該采樣周期內的「即刻輸入X（n）」，而且還與電路原來的狀態Q（n）有關。（通常Q（n）記錄了以前若干周期內的輸入情況）

2、結構特點：除含有組合電路外，時序電路必須含有存儲信息的有記憶能力的電路：觸發器、寄存器、計數器等。

3、信號衰減和畸變：長的並行匯流排和控制線可能會發生交互串擾和傳輸線故障，表現為相鄰的信號線出現尖峰脈沖(交互串擾)，或驅動線上形成減幅振盪(相當於邏輯電平的多次轉換)，從而可能加入錯誤數據或控制信號。發生信號衰減的可能原因比較多，常見的有高濕度環境、長的傳輸線、高速率轉換等。而大的電子干擾源會產生電磁干擾(EMI)，導致信號畸變，引起電路的功能紊亂。

② 數電：基本邏輯運算的電路

與門：二極體導通電壓0.7V，二極體右邊電壓完全取決於上拉電阻R，R取千歐級別完全可以使電流在毫安級別，不妨設F這個點位為3V（2.9，2.8，3.1都行），當A=0，B=1，二極體導通，導通後的電路如圖1.F的電壓就是二極體的電壓大約0.7V，在數電中就算是低電壓了，可以直接寫0V。B=0和AB都=0同理。

當A和B都=1，二極體沒導通，內阻很大，可以直接當作斷路。如圖2，按照串聯電路的分壓原理，是不是F幾乎佔了全部的12V？所以就是高電平。。這樣是不是與門就實現了？

或門：A，B都是0v沒導通，沒電流。。F就是0V不解釋。當A=高電平時，3V立即導通二極體，如圖3，F=3-0.7=2.4V算作高電平。B和AB都高就不討論了。

非門：看到輸入A有3V就可以知道這個三極體不可能工作在放大狀態，不是截至就是飽和。（放大狀態的條件：Uce＞Ube，Uce在放大條件下約0.7-1.2V，而Ube相當小，Ibe都是毫安級別了，能大嘛）這里的Ube很大，3V，一旦導通絕對三極體就是飽和狀態了。

當A=3V，Uce=0.4V（這里的Uce是飽和狀態下的電壓，和放大狀態下的Uce不一樣）可以理解為圖4，是不是就是低電平？

當A=0V，不通，三極體看作很大很大的電阻，如圖5.按照分壓原理，占據了幾乎全部的電壓，是高電平，實現非門。

圖網路不讓我傳。你給個郵箱。

③ 數字邏輯電路，求電路圖！！用74LS192設計6進制減法計數器，外部反饋置數法

一、分析與方案選擇 

（一）首先要使用74LS192或40192設計一個4進制計數器和一個7進制計數器，然後通過數碼管來顯示狀態。兩種進制間的切換可以通過一個單刀雙擲開關來實現。其重點和難點在於設計一個4進制計數器和一個7進制計數器。

（二）通過分析74LS192和40192的特點，發現可以使用清零法來設計一個4進制計數器，而7進制則不能直接通過置數或者清零獲得。因此我選擇採用置數法將74LS192或40192設計的從0到7的8進制計數器改裝為從1到7的計數器，然後再通過一個減法器使從1到7的計數器變為從0到6的7進制計數器。而減法器可以使用集成加法器和四個異或門來實現。 

二、主要元器件介紹  在本課程設計中，主要用到了74LS192計數器、7447解碼器、74LS00與非門、7408與門、74LS136異或門、74283加法器、七段數碼顯示器和一個單刀雙擲開關等元器件。 

（一）十進制同步可逆計數器74LS192 功能如下： 

1、 非同步清零。74LS192的輸入端非同步清零信號CR，高電平有效。僅當CR=1時，計數器輸出清零，與其他控制狀態無關。 

2、步置數控制。LD非為非同步置數控制端，低電平有效。當CR=0,LD非=0時，D1D2D3D4被置數,不受CP控制。 

3、 加法計數器，當CR和LD非均無有效輸入時，即當CR=0、LD非=1,而減數計數器輸入端CPd為高電平，計數脈沖從加法計數端CPu輸入時，進行加法計數；當CPd和CPu條件互換時，則進行減法計數。 

4、保持。當CR=0、LD非=1（無有效輸入），且當CRd=CPu=1時，計數器處於保持狀態。 

5、進行加計數，並在Q3、Q0均為1、CPu=0時，即在計數狀態為1001時，給出一進位信號。進行減計數，當Q3Q2Q1Q0=0000，且CPd=0時，BO非給出一錯位信號。這就是十進制的技術規律。 

在設計過程中，我主要利用74LS192的計數功能，通過置數法和清零法將其改造為一個4進制計數器和一個7進制計數器。

五、總結

1、在電路模擬時候，覺得原理圖是正確的，但運行不出想要的結果，把74LS192換成了同樣是計數器的74LS161,結果可以實現4、7進制的轉換，知道是這個晶元本身特點，要根據它自身的性質來修改原理圖；

2、還有，接地的標號中要把Net選項選為GND，不然在PCB製作中將沒有接地這一個選項出現；

3、在PCB板製作時，要對元器件不斷調整位置來使排版最佳。

④ 畫出全加器邏輯圖並給出進位公式

二進制全加器

用於門電路實現兩個二進制數相加並求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，並輸出本位加法進位。多個一位全加器進行級聯可以得到多位全加器。常用二進制四位全加器74LS283。提供與非門的是74LS86，有4個與非門。

加法器由一個加法位和一個進位位組成。 進位位可以通過與門實現。 加法位需要通過或門和與非門組建的異或門（需要與門將兩個邏輯門連接）實現。

將加法位和進位位連接，實現加法位輸出和進位位輸出。 通過以上幾步就已近組建好了一個半加器。 將兩個半加器和一個或門連接就組建成了一個全加器（二進制加法器）。

若想實現更多位數需要將跟多的全加器連接，一個全加器是二位，八個全加器連接就是八位，同樣n個相連就是n位。

參考資料來源：網路-全加器