計星期電路

⑴ 數字電路數字鍾設計

根據設計任務和要求，對照數字電子鍾的框圖，可以分以下幾部分進行模塊化設計。

1. 秒脈沖發生器

脈沖發生器是數字鍾的核心部分，它的精度和穩定度決定了數字鍾的質量，通常用晶體振盪器發出的脈沖經過整形、分頻獲得1Hz的秒脈沖。如晶振為32768 Hz，通過15次二分頻後可獲得1Hz的脈沖輸出.

2. 計數解碼顯示

秒、分、時、日分別為60、60、24、7進制計數器、秒、分均為60進制，即顯示00～59，它們的個位為十進制，十位為六進制。時為二十四進制計數器，顯示為00～23，個位仍為十進制，而十位為三進制，但當十進位計到2，而個位計到4時清零，就為二十四進制了。

周為七進制數，按人們一般的概念一周的顯示日期「日、1、2、3、4、5、6」，所以我們設計這個七進制計數器，應根據解碼顯示器的狀態表來進行，如表1.1所示。

按表1.1狀態表不難設計出「日」計數器的電路（日用數字8代替）。

所有計數器的解碼顯示均採用BCD—七段解碼器，顯示器採用共陰或共陽的顯示器。

Q4 Q3 Q2 Q1
顯示

1 0 0 0
日

0 0 0 1
1

0 0 1 0
2

0 0 1 1
3

0 1 0 0
4

0 1 0 1
5

0 1 1 0
6

表1.1 狀態表

3. 校時電路

在剛剛開機接通電源時，由於日、時、分、秒為任意值，所以，需要進行調整。

置開關在手動位置，分別對時、分、秒、日進行單獨計數，計數脈沖由單次脈沖或連續脈沖輸入。

4. 整點報時電路

當時計數器在每次計到整點前六秒時，需要報時，這可用解碼電路來解決。即

當分為59時，則秒在計數計到54時，輸出一延時高電平去打開低音與門，使報時聲按500Hz頻率嗚叫5聲，直至秒計數器計到58時，結束這高電平脈沖；當秒計數到59時，則去驅動高音1KHz頻率輸出而鳴叫1聲。

五、參考電路

數字電子鍾邏輯電路參考圖如圖1.3所示。

參考電路簡要說明

1. 秒脈沖電路

由晶振32768Hz經14分頻器分頻為2Hz，再經一次分頻，即得1Hz標准秒脈沖，供時鍾計數器用。

2. 單次脈沖、連續脈沖

這主要是供手動校時用。若開關K1打在單次端，要調整日、時、分、秒即可按單次脈沖進行校正。如K1在單次，K2在手動，則此時按動單次脈沖鍵，使周計數器從星期1到星期日計數。若開關K1處於連續端，則校正時，不需要按動單次脈沖，即可進行校正。單次、連續脈沖均由門電路構成。

3. 秒、分、時、日計數器

這一部分電路均使用中規模集成電路74LS161實現秒、分、時的計數，其中秒、分為六十進制，時為二十四進制。從圖3中可以發現秒、分兩組計數器完全相同。當計數到59時，再來一個脈沖變成00，然後再重新開始計數。圖中利用「非同步清零」反饋到/CR端，而實現個位十進制，十位六進制的功能。

時計數器為二十四進制，當開始計數時，個位按十進制計數，當計到23時，這時再來一個脈沖，應該回到「零」。所以，這里必須使個位既能完成十進制計數，又能在高低位滿足「23」這一數字後，時計數器清零，圖中採用了十位的「2」和個位的「4」相與非後再清零。

對於日計數器電路，它是由四個D觸發器組成的（也可以用JK觸發器），其邏輯功能滿足了表1，即當計數器計到6後，再來一個脈沖，用7的瞬態將Q4、Q3、Q2、Q1置數，即為「1000」，從而顯示「日」（8）。

4．解碼、顯示

解碼、顯示很簡單，採用共陰極LED數碼管LC5011-11和解碼器74LS248，當然也可用共陽數碼管和解碼器。

1. 整點報時

當計數到整點的前6秒鍾，此時應該准備報時。圖3中，當分計到59分時，

將分觸發器QH置1，而等到秒計數到54秒時，將秒觸發器QL置1，然後通過QL與QH相與後再和1s標准秒信號相與而去控制低音喇叭嗚叫，直至59秒時，產生一個復位信號，使QL清0，停止低音嗚叫，同時59秒信號的反相又和QH相與後去控制高音喇叭嗚叫。當計到分、秒從59：59—00：00時，嗚叫結束，完成整點報時。

2. 嗚叫電路

嗚叫電路由高、低兩種頻率通過或門去驅動一個三極體，帶動喇叭嗚叫。1KHz

和500Hz從晶振分頻器近似獲得。如圖中CD4060分頻器的輸出端Q5和Q6。Q5輸出頻率為1024Hz，Q6輸出頻率為512Hz。

⑵ 51單片機時鍾電路圖

一個是單片工作所需要的晶振時鍾電路，下面是DS1302時鍾晶元提供的時鍾電路能夠提供年月日和星期

⑶ 數字頻率計

1）測周法：使用「測周法」測量輸入信號的頻率，在數字電路中可以利用被測信號的邊沿來向電路內部提供一個閘門時間，在閘門時間內對系統內部提供的標准高頻時鍾信號的邊沿進行計數。若被測信號的頻率為 ，標准高頻時鍾信號的頻率為 ，測量所得計數值為 ，則可以根據公式(1)得到被測信號頻率。

時序圖如圖1.1.1所示：

2）計數法：使用「計數法」測量輸入信號的頻率，即通過系統內部給一個固定閘門時間，在閘門時間內用計數器對被測信號的邊沿進行計數。若被測信號的頻率為 ，內部閘門時間為T，測量所得計數值為 ，則可以根據公式(2)得到被測信號頻率。

時序圖如圖1.1.2所示：

因為在數字電路中使用中小規模邏輯器件構建多位除法器電路十分困難，故選擇計數法來測量被測信號的頻率。通過設置內部閘門時間T為1s，計數器在閘門時間內的計數值 即為被測信號的頻率值。

根據設計要求，數字頻率計最高需測量100kHz的TTL電平信號，故數字頻率計系統通過邏輯控制電路給計數器晶元提供1s閘門時間的計數信號，在1s計數完成之後鎖存計數器所得到的計數值，並且通過解碼器解碼完成後通過數碼管顯示出來。鎖存完成之後再向計數器提供清零信號，然後計數器再開始下一次的測量，系統整體設計框圖如圖1.2.1所示。

時基電路是由555定時器構成的多諧振盪器，電路原理圖如圖2.1.1所示。在接通電源之後，若此時555定時器的放電三極體T未導通，則電容C1通過電阻R1、R2進行充電，此時電路輸出高電平。當電容C1上的電壓達到 時，電路輸出高電平，同時放電三極體T導通，電容C1通過電阻R2放電，電路輸出低電平。當電容C1上電壓下降至 時，電路輸出翻轉為高電平，同時放電三極體T截止，電路周而復始的工作，產生時基信號。

時基信號的高電平時間由電容充電時間決定，其計算公式如下：

時基信號的低電平時間由電容充電時間決定，其計算公式如下：

使用模擬示波器測量時基電路輸出的時基信號，示波器測量結果如圖2.1.2所示。根據示波器測量結果，時基信號的高電平時間約為1s，低電平時間約為120ms，時基信號滿足設計要求。

根據設計要求，需測量100kHz的信號，使用計數法計數時，計數模塊最低需在1s內可以計100k個邊沿脈沖。且因為顯示模塊為數碼管，為了讓數碼管方便顯示，故每一個計數器晶元都應設計為模十計數器，同時為6個模十計數器級聯才能符合設計要求。但是當計數模塊為6個計數器級聯時，若採用同步計數器，則可能會使得計數脈沖的負載加重，故選擇採用非同步十進制計數器晶元74LS90，其晶元的功能表如表2.2.1所示。

根據晶元功能表，當R9(1)、R9(2)保持低電平時，可以通過控制R0(1)、R0(2)兩個引腳的電平高低來控制計數器工作狀態。故通過邏輯控制電路向計數模塊輸入計數/清零信號，當該信號為高電平時，計數器計數。當該信號為低電平時，計數器清零。為了實現計數器之間的級聯，將低位計數器的Q4輸出端接至高位計數器的CKA輸入端。當低位計數器的計數狀態Q0Q1Q2Q3從1001變為0000即計數值從9變為0時，Q4會產生一個下降沿信號輸入到高位計數器的CKA端，實現了低位計數器向高位計數器的進位功能。計數模塊電路圖如圖2.2.2所示。

給電路加上計數/清零信號和被測信號後，使用邏輯分析儀去測量其中一個計數器晶元的輸出，其輸出結果如圖2.2.3所示，其中A0-A3分別對應著計數器晶元的四個輸出端Q0-Q3，A4為計數/清零信號。根據測量結果，計數器能夠在計數信號有效時正常計數，在清零信號有效時保持清零狀態。

根據設計方案，解碼顯示模塊需完成對計數器的計數結果進行鎖存、解碼並且通過數碼管顯示出來。為了減少晶元數量，故選擇自帶鎖存功能的解碼器晶元CD4511，CD4511的功能表如表2.3.1所示。

根據CD4511功能表，數碼管應選擇共陰極數碼管。邏輯控制電路給解碼顯示模塊輸入鎖存解碼信號，即CD4511晶元的 和 始終保持著接高電平，給晶元的LE端輸入解碼顯示信號。當解碼顯示信號為高電平時，解碼顯示模塊鎖存在上一個LE=0時的狀態，顯示在高電平來臨之前的狀態，當解碼顯示信號為低電平時，解碼顯示模塊就會實時刷新顯示狀態。解碼顯示模塊電路圖如圖2.3.2所示。

閘門電路需根據閘門信號來控制被測信號是否能夠輸入到計數模塊。當閘門信號為高電平時，被測信號能夠正常地通過閘門電路輸入到計數模塊，而當閘門信號為低電平時，被測信號被閘門阻礙，無法通過閘門電路。

根據閘門電路的設計要求，可以採用二輸入與非門來實現閘門信號對被測信號是否輸入到計數模塊的控制。如表2.4.1為四2輸入與非門74LS00的功能表。若閘門信號輸入到與非門的A端，被測信號輸入到與非門的B端，根據其功能表可知，當閘門信號為高電平時，閘門電路的輸出信號與被測信號反相，當閘門信號為低電平時，閘門電路的輸出信號一直保持高電平，阻礙被測信號輸入計數模塊。閘門電路的電路圖如圖2.4.2所示。

向閘門電路輸入閘門信號和被測信號，使用模擬示波器觀察輸出信號與兩個輸入信號的波形圖，如圖2.4.3所示。

如圖所示，第一個信號為閘門電路輸出信號，第二個為被測信號，第三個為閘門信號。當閘門信號為高電平時，被測信號能夠正常地通過閘門電路輸出到計數模塊，當閘門電路為低電平時，閘門電路輸出保持為高電平，導致被測信號無法傳輸到計數模塊，滿足設計要求。

根據設計方案，邏輯電路需要根據輸入的時基信號，通過邏輯電路來產生控制計數模塊的清零信號和控制解碼顯示模塊的鎖存信號，以此來實現數字頻率計的自動測量和刷新功能。

解碼顯示模塊需要通過邏輯控制電路產生一個解碼信號來實現對解碼顯示模塊的鎖存數據和刷新數據的功能。解碼信號是在計數模塊測量完成之後，在清零信號有效之前進行鎖存當前測量結果的數據，根據CD4511的功能表， 鎖存信號是高電平有效，即在高電平時解碼器對高電平來臨之前的輸入信號進行鎖存並保持，在低電平時鎖存失效，即根據輸入信號的變化實時刷新輸出信號。在邏輯控制電路內，為了讓其基於時基信號產生鎖存信號，採用了555構成的不可重復觸發的單穩態觸發器。

單穩態觸發器的特點是電路有一個穩定狀態和一個暫穩狀態。在觸發信號作用下，電路將由穩態翻轉到暫穩態，但是暫穩態是一個不能長久保持的狀態，由於電路中RC延時環節的作用，經過一段時間後，電路會自動返回到穩態，並在輸出端獲得一個脈沖寬度為 的矩形波。在單穩態觸發器中，輸出的脈沖寬度 ，就是暫穩態的維持時間，其長短取決於電路中電阻R和電容C的參數值。

由555構成的單穩態觸發器電路及工作波形如圖2.5.2所示。圖中R，C為外接定時元件，輸人的觸發信號 接在555的低電平觸發端（2腳）。穩態時，輸出 為低電平，即無觸發器信號（ 為高電平）時，電路處於穩定狀態且輸出低電平。在 的負脈沖作用下，低電平觸發端得到低於 ，輸出 為高電平，放電三級管T截止，電路進入了暫穩態，定時開始。在暫穩態期間，電源→R→C→地，實現對電容的充電，充電時間常數T＝RC， 按指數規律上升。當電容兩端電壓 上升到 後，6端為高電平，輸出 變為低電平，放電三極體T導通，定時電容C充電結束，即暫穩態結束。電路恢復到穩態 為低電 平的狀態。當第二個觸發脈沖到來時，又重復上述過程。

根據上述555單穩態觸發器電路原理， 從零電平上升到 的時間就是輸出電壓 的脈寬 ，其計算公式如公式5所示。

邏輯控制電路的原理圖如圖2.5.3所示，實現對輸入的時基信號進行變換，轉化為清零信號和鎖存信號。

向邏輯控制電路輸入時基信號，使用示波器測量其輸入信號和輸出的清零信號及鎖存信號的波形圖，如圖2.5.4所示。鎖存信號在時基信號的下降沿觸發，一直持續到時基信號下一次下降沿之前才轉化為低電平，清零信號與時基信號相比較發現清零信號在產生於時 基信號的上升沿，且比較短暫，模擬結果滿足設計方案。

方波發生器的電路是以555多諧振盪器為模板，通過控制555多諧振盪器的電阻大小和電容大小來改變輸出的矩形波的頻率。具體的555多諧振盪器電路原理參見節2.2.1。根據設計要求，矩形波發生器的電路原理圖如圖2.6.1所示。

使用頻率計測量矩形波發生器的輸出頻率，其最大頻率與最小頻率如圖2.6.2所示。

在設計邏輯控制電路時，原本採取的設計方案是用單穩態觸發器通過對時基信號的觸發產生一個很窄的高電平脈沖信號作為清零信號，再對清零信號通過一個單穩態觸發器產生一個很窄的低電平脈沖信號作為鎖存信號。這個設計方案是基於所使用單穩態觸發器為脈沖觸發時，才可能使得單穩態觸發器的暫穩態時間低於觸發信號的脈沖寬度。但是所使用的單穩態觸發電路是由555定時器晶元為核心搭建的，而根據555定時器晶元的功能表，如表3.1.1所示，555定時器搭建的單穩態觸發電路為電平觸發的單穩態電路，故修改設計方案，具體方案參考節2.5.1。

在製作頻率計時，考慮到電路較為復雜，如果在洞洞板上搭建電路則在電路連接上會受限制，會使用大量的跳線或者杜邦線去連接電路，電路的穩定性和可靠性比較低。故採用設計PCB製作電路板的方式去實現電路。

但是在設計PCB時由於經驗不足，在布線時將兩個不同網路的線路和焊盤放的過近，導致所製作出來的電路板在有的地方發生了短路的現象，花費了大量的時間去排查和解決短路問題。在放置數碼管與CD4511之間的限流電阻時，由於疏忽導致電阻的阻值不等，使得數碼管亮度不均勻。

通過本次數字頻率計課程設計，加強了我在數字電路方面的認識。在設計頻率計的電路時，通過查找資料加深了對時序電路和邏輯電路的了解，同時也學會了如何去通過查閱晶元的數據手冊來分析它的功能和建立時間、保持時間等一些參數，以此來選取符合設計功能的晶元。在電路的時序邏輯設計上，通過本次設計讓我體會到了數字電路中的時序對於整個系統是否正常能夠工作起著決定性作用。在時基電路和邏輯控制電路的設計中所運用的555定時器晶元搭建的不同功能的電路，讓我對與單穩態電路和無穩態電路有直接的體會。在模擬電路，學會了使用Protues這一款電子電路模擬軟體，並且通過虛擬示波器和邏輯分析儀去觀察和分析電路的時序邏輯。

在製作實物時，使用了EDA電路設計軟體來設計PCB和製作電路板來完成實物製作，在製作的過程中逐漸熟悉了軟體的時候和畫PCB的技巧。同時也發現了並非電路模擬成功電路就一定不存在問題。由於在實際電路中，各類元件的參數上的誤差和焊接上的缺陷對電路都會造成影響。而且在製作電路時一定要認真檢查，如果一處出現失誤，會導致整個電路失去作用甚至燒壞電路。所以在製作實物時要足夠的細心去排查電路故障產生的原因並且去修正它。

在短短幾天的課程設計中，不僅加深了我對數字電路基礎知識的掌握程度，而且還讓我經歷了一個電路從無到有的設計和製作過程，加深了對專業知識的理解，讓我對專業知識的學習有了更大的興趣和動力。

⑷ 跪求數字電子鍾邏輯電路設計

數字電子鍾邏輯電路設計

一、實驗目的：

1、掌握數字鍾的設計方法；

2、熟悉集成電路的使用方法。

二、設計任務和要求：

1、設計一個有「時」，「分」，「秒」（23小時59分59秒）顯示且有校時功能的電子鍾；

2、用中小規模集成電路組成電子鍾；

3、畫出框圖和邏輯電路圖，寫出設計報告；

4、選做：①鬧鍾系統。②整點報時。③日歷系統。

三、方案選擇和論證：

1．分秒功能的實現：用兩片74290組成60進制遞增計數器

2.時功能的實現：用兩片74290組成24進制遞增計數器

3．定點報時：當分秒同時出現為0時，燈亮。

4.日歷系統：月跟日分別用2片74192實現，月份就接成12進制，日則接成31進制，星期由1片74192組成7進制，從星期一至星期天。

四、方案的設計：

1、可調時鍾模塊：

秒、分、時分別為60、60和24進制計數器。用兩片74LS290做一個二十四進制,輸入計數脈沖CP加在CLKA』端，把QA與與CPLB』從外部連接起來，電路將對CP按照8421BCD碼進行非同步加法計數。通過反饋端，控制清零端清零，其中個位接成二進制形式，十位接成四進制形式。其電路圖如下：

同理利用兩片74290組成的六十進制計數器，如下圖所示

將兩個六十進制的加法計數器和一個二十四進制的加法計數器進行級聯：將秒的十位進位脈沖接到分的個位輸入脈沖，將分的十位進位脈沖接到時的個位輸入脈沖，這樣就可以組成最基本的電路。

2.校時電路：

例如說時的校準，開關1上端接1HZ脈沖，下端接分的進位。當開關打到上端時電路進入校準功能，當開關打到下端時電路進入正常計時功能。其電路如總電路圖所示

3.整點報時：

分別用2個或非門接到分和秒的各輸出個節點處，再用一個與非門與報時燈鏈接，當輸出同時為零時，即整點時，報時燈就亮了，起到報時功能。本實驗使用LED發光（1s），其電路圖如下：

4.日歷系統：

月和日都用2片74192實現。月份功能則接成13進制，因為月份分日都是從1開始計起，所以要求從0001開始，到1101時，立刻清零，清零時應該切換到置數狀態，即將ABCD置1000，通過一個與非門鏈接到LOAD端置零，同時也將計數器置為0001的狀態。其電路圖如下所示

日功能74192三十一進制電路圖：

總電路圖：

四、電路調試：

調試這部分工作在EWB模擬軟體上進行。對於電路的調試應該分為幾個部分，分別對電路各個部分的功能都進行調試，之後，每連接一部分都要調試一次。

在實現日歷系統時，如月份需要顯示燈顯示1～31。一開始以為只把計數器鏈接成三十一進制即可，結果顯示燈只顯示0～30，沒有自己預期的結果。經過仔細思考，要把0去掉不顯示，從1開始顯示，而還要顯示31。經過查書，最後，知道開始需置數成0001狀態，到1000才清零，清零的同時回到置數0001狀態，通過多次鏈接、測試，終於實現了。

在實現校時功能過程中，由於之前想得太過復雜了，浪費了大量時間，最後，經過上網搜索，到圖書館查書，簡單的用了個開關連接到脈沖實現了。