74153全加器實驗電路圖

1. 數字電路與邏輯設計：設計實現一個兩位二進制的全加器， 求詳細點的解說

B0

C0=A0B0

S1=A⊕B⊕C

C1=(AB+AC+BC)``=[(AB)`(AC)`(BC)`]`

見附圖

2. 設計一個監視交通信號燈工作狀態的邏輯電路

監視交通信號燈工作狀態的邏輯電路圖設計如下：

一位全加器(FA)的邏輯表達式為：

S=A⊕B⊕Cin

Co=(A⊕B)Cin+AB

其中A,B為要相加的數，Cin為進位輸入；S為和，Co是進位輸出；

如果要實現多位加法可以進行級聯，就是串起來使用；比如32位+32位，就需要32個全加器；這種級聯就是串列結構速度慢，如果要並行快速相加可以用超前進位加法。

(2)74153全加器實驗電路圖擴展閱讀：

在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。

與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。

3. ZHONGLAN數字邏輯電子技術試驗指導與設計.doc

『數字電子技術基礎實驗指導書』

實驗一 實驗設備認識及門電路
一、目的：
1、 掌握門電路邏輯功能測試方法；
2、 熟悉示波器及數字電路學習機的使用方法；
3、 了解TTL器件和CMOS器件的使用特點。
二、實驗原理
門電路的靜態特性。
三、實驗設備與器件
設備
1、電路學習機 一台
2、萬用表 兩快
器件
1、 74LS00 一片（四2輸入與非門）
2、 74LS04 一片（六反向器）
3、 CD4001 一片（四2輸入 或非門）
四、實驗內容和步驟
1、測試74LS04的電壓傳輸特性。按圖1—1連好線路。調節電位器，使VI在0~+3V間變化，記錄相應的輸入電壓V1和輸入電壓V0的值。至少記錄五組數據，畫出電壓傳輸特性。
VI(V) 0 0.5 0.9 1 1.2 1.5
VO(V)

2、測試四二輸入與非門74LS00的輸入負載特性。測試電路如圖1—2所示。請用萬用表測試，將VI和VO 隨RI變化的值填入表1—1中,畫出曲線。
表1－1
RI 100
300
1K 4.7K 5.1K 6.1K 10K
VI
VO
3、測試與非門的邏輯功能。
測量74LS00二輸入與非門的真值表：將測量結果填入表1—2中。

表1—2
74LS00 CD4001
輸入 輸出 輸入 輸出
AB Y 電壓（V） AB Y 電壓（V）
L L
L H
H L
H H L L
L H
H L
H H

4、測量CD4001二輸入或非門的真值表，將測量結果填入表1-2中。
注意CMOS電路的使用特點：應先加入電源電壓，再接入輸入信號；斷電時則相反，應先測輸入信號，再斷電源電壓。另外，CMOS電路的多餘輸入端不得懸空。
五、預習要求
1、閱讀實驗指導書，了解學習機的結構；
2、了解所有器件（74LS00，74LS04，CD4001）的引腳結構；
3、TTL電路和CMOS電路的使用注意事項。

圖1－1 圖1－2

實驗二 組合電路試驗一
一、實驗目的
1、學習並掌握小規模晶元（SSI）實現各種組合邏輯電路的方法；
2、學慣用儀器檢測故障，排除故障。
二、實驗原理
用門電路設計組合邏輯電路的方法。
三、實驗內容及要求
1、用TTL與非門和反向器實現「用三個開關控制一個燈的電路。」要求改變任一開關狀態都能控制燈由亮到滅或由滅到亮。試用雙四輸入與非門74LS20和六反向器74LS04和開關實現。測試其功能。
2、用CMOS與非門實現「判斷輸入者與受血者的血型符合規定的電路」，測試其功能。
要求如下：
人類由四種基本血型— A、B、AB、O型。輸血者與受血者的血型必須符合下述原則；O型血可以輸給任意血型的人，但O型血的人只能接受O型血；AB型血只能輸給AB型血的人，但AB血型的人能夠接受所有血型的血；A型血能給A型與AB型血的人；而A型血的人能夠接受A型與O型血；B型血能給B型與AB型血的人，而B型血的人能夠接受B型與O型血。試設計一個檢驗輸血者與受血者血型是否符合上述規定的邏輯電路，如果輸血者的血型符合規定電路，輸出高電平（提示：電路只需要四個輸入端，它們組成一組二進制數碼，每組數碼代表一對輸血與受血的血型對）。
約定「00」代表「O」型
「01」代表「A」型
「10」代表「B」型
「11」代表「AB」型
3、TTL與非門和反向器實現一組邏輯電路，其功能自行選定。
四、實驗設備及器件
1、數字電路學習機 一台
2、74LS20 三片（雙四輸入與非門）
3、74LS04 一片（六反向器）
4、CD4011 兩片（四二輸入與非門）
五、預習要求
1、 自行設計電路，畫出接線圖（用指定器件設計）。
2、 制定測試邏輯功能方案，畫出必要的表格。
實驗三 組合電路實驗二
一、實驗目的
1、 學習掌握用中規模晶元（MSI）實現各種組合邏輯電路的方法；
2、 學習晶元使能端的功能、用法。

二、實驗原理
用集成解碼器和數據選擇器設計組合邏輯電路的方法。

三、實驗內容及要求
1、 用3-8線解碼器74LS138和與非門實現兩個二位二進制數乘法運算電路，測試其功能。
2、 用四選一數據選擇74LS153和與非門實現全減器的電路，測試其功能。
3、 自己選擇一組合電路。可用解碼器、數據選擇器或四位加法器及必要電路實現。

四、實驗設備及器件
1、數字電路學習機 一台
2、74LS138 兩片（3-8線解碼器）
3、74LS00 一片（四二輸入與非門）
4、74LS153 一片（雙四選一數據選擇器）
5、74LS04 一片（六反向器）
6、74LS283 一片（四位二進制全加器）
7、74LS20 三片（雙4輸入與非門）

五、預習要求
1、 提前預習實驗內容及相關知識；
2、 自行設計電路。列寫必要的真值表、表達式，畫出接線圖。

實驗四 時序電路實驗

一、實驗目的
1、 掌握邊沿JKFF的功能、動作特點；
2、 掌握用邊沿JKFF設計同步時序電路的方法；
3、熟悉集成計數器的邏輯功能和各控制端的作用，弄清同步清零和非同步清零的區別；
4、熟悉集成計數器的級聯擴展；
4、 掌握用中規模集成電路計數器設計和實現任意進制計數器的方法。

二、實驗原理
同步時序邏輯電路的設計方法。

三、實驗內容及要求
1、 用雙J-K負邊沿觸發器74LS112實現同步時序電路。其邏輯功能為：同步十進制減去計數器，能自啟動，有進位輸出，測試其功能（採用8421碼）
2、 用同步十進制計數器74160實現36進制計數器，要求分別使用非同步清除 端，同步置位 端和進位C端，測試其功能。
3、 自選一個時序電路，自行設計。
四、實驗設備及器件
1、數字電路實驗邏輯箱 一台
2、74LS112 兩片（雙JK負邊沿觸發器）
3、74LS20 兩片（雙四輸入與非門）
4、74LS04 一片（六反向器）
5、74LS00 一片（四二輸入與非門）
6、74160 二片（同步十進制計數器晶元）

五、預習要求
1、 提前預習實驗內容及相關知識；
2、 課前按實驗內容完成題目設計：畫出實驗電路圖。（主要設計過程要填寫在實驗報告中）
3、 制定驗證方案。

實驗五 綜合實驗
一、實驗目的
數字電子技術綜合實驗是針對《數字電子技術基礎》課程要求，通過獨立完成一個較復雜的設計題目訓練學生綜合運用數字電路基本知識設計、調試電路的能力。

二、實驗原理
組合邏輯電路時序邏輯電路的設計方法。
三、實驗內容及要求
設計題目：
（一）、設計一個4人搶答邏輯電路。具體要求如下：
1．每個參賽者控制一個按鈕，按動按鈕發出搶答信號。
2．競賽主持人另有一個按鈕，用於將電路復位。
3．競賽開始後，先按動按鈕者將對應的一個發光二極體點亮，此時其他3人按動按鈕對電路不起作用。
4．有人搶答時蜂鳴器發出2秒鍾、100HZ的音響（蜂鳴器可由100HZ的矩形脈沖直接驅動）
（二）、設計一個1~5號的呼叫系統。具體要求如下：
1．1號優先順序最高，優先順序依次遞減，5號最低
2．用數碼管顯示呼叫信號的號碼，沒有信號呼叫時顯示「0」；有多個信號呼叫時顯示優先順序最高的呼叫號。
3．凡有呼叫就發出間歇2秒的呼叫聲，直至有應答信號為止。
（三）、設計一個三位數字顯示可控制計時器。要求如下：
1．計時范圍為0~9分59秒，精確到秒；
2．能實現開機自動清零和手動清零；
3．用三位數碼管顯示計時時間；
4．可隨時啟動和停止計時，顯示當時的計時值。
四、預習要求
從上述三個題目中任選一個，設計電路；列出所用元件清單；制定實驗方案；記錄實驗結果。
也可自選一個題目，經教師允許後進行設計。
五、報告要求
有詳細設計步驟，邏輯圖，實驗結果分析。

4. 使用一個4位二進制全加器，設計將8421碼轉換成餘三碼的電路，畫出設計的電路圖（用的是74283）

A1、A2、A3、A4接輸入A、B、C、D，B3、B2、CI接地，B1、B0接高電平，輸出CO懸空，S3、S2、S1、S0就是輸回出Y3、Y2、Y1、Y0。就可以將輸答入的四位BCD碼轉化成餘三碼。

根據餘3碼的定義可知，餘3碼是由8421碼加3後形成的代碼。所以用4位二進制並行加法器實現8421碼到餘3碼的轉換，只需從4位二進制並行加法器的輸入端A4、A3、A2和A1輸入8421碼；

從輸入端B4、B3、B2和B1輸入二進制數0011，進位輸入端C0接上「0」，便可從輸出端F4、F3、F2和F1得到與輸入8421碼對應的餘3碼。

(4)74153全加器實驗電路圖擴展閱讀：

規律：個位上的數字的次數是0，十位上的數字的次數是1，......，依次遞增，而十分位的數字的次數是-1，百分位上數字的次數是-2，......，依次遞減。

二進位計數制的四則運算規則十分簡單。而且四則運算最後都可歸結為加法運算和移位，這樣，電子計算機中的運算器線路也變得十分簡單了。不僅如此，線路簡化了，速度也就可以提高。這也是十進位計數制所不能相比的。

5. 設計一個加法器

一、半加器
半加器是用於計算2個一個bit的二進制數a與b的和，輸出結果是sum（s）和進位carry（c）。在多bit數的計算中，進位c將作為下一相鄰bit的加法運算中。單個半加器的計算結果是2c+s。 真值表：
邏輯表達式：
Verilog描述為：
mole half_adder(
input a,
input b,
output c,
output s
);
assign c = a&b;
assign s = a^b;
endmole
電路圖如下：
二、全加器
全加器不同於半加器是，全加器帶有進位cin。輸入為a，b，cin，輸出為sum（s），進位carry（c），均是單bit信號。 s為a、b、cin三個單bit數的和，cout為a，b，cin三個數超過2後的進位。 真值表
邏輯表達式：
verilog描述：
mole full_add(
input a,
input b,
input cin,
output cout,
output s
);
assign s = a^b^cin;
assign cout = a&b | (cin & (a^b));
endmole
電路圖：
表示符號：
三、行波進位加法器
N-bit加法器可以根據1-bit全加器組合而成。每個全加器的輸出進位cout作為下一個全加器的輸入進位cin，這種加法器稱為行波進位加法器（Ripple-carry addr，簡稱RCA），如一個16bit加法器的結構如下所示，其中A、B為16bit的加數，S為A+B的和，c16為該加法器的輸出：
由上圖所知可以得到進位c16的結果依賴於c15,c14,c13,…c2,c1,c0，對於32bit，64bit等加法器，進位鏈將顯得更加長。所以，行波進位加法器設計簡單，只需要級聯全加器即可，但它的缺點在於超長的進位鏈，限制了加法器的性能。
mole rca #(width=16)(
input [width-1:0] A,
input [width-1:0] B,
output [width-1:0] sum,
output cout
);
wire [width:0] temp;
assign temp[0] = 0;

genvar i;
for(i=0;i<width;i=i

6. 74ls153實現全加器原理

74ls153實現全加器原理是用門電路實現兩個二進制數相加並求出和的組合線路。74ls153的邏輯功能是實現數據選擇功能，即把多路數據中的某一路數據傳送到公共數據線上，其作用類似於多個輸入的單刀多擲開關。

7. 鍩轟簬74160鍜74153瀹炵幇鍙鎺26鍜46鍔犳硶璁℃暟鍣 奼傜數璺鍥 璋㈣阿錛佸傛灉鑳界畝鍗曡存槑姝ラゅ氨鏇村ソ浜

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