反饋置數電路

⑴ 數字邏輯電路，求電路圖！！用74LS192設計6進制減法計數器，外部反饋置數法

一、分析與方案選擇 

（一）首先要使用74LS192或40192設計一個4進制計數器和一個7進制計數器，然後通過數碼管來顯示狀態。兩種進制間的切換可以通過一個單刀雙擲開關來實現。其重點和難點在於設計一個4進制計數器和一個7進制計數器。

（二）通過分析74LS192和40192的特點，發現可以使用清零法來設計一個4進制計數器，而7進制則不能直接通過置數或者清零獲得。因此我選擇採用置數法將74LS192或40192設計的從0到7的8進制計數器改裝為從1到7的計數器，然後再通過一個減法器使從1到7的計數器變為從0到6的7進制計數器。而減法器可以使用集成加法器和四個異或門來實現。 

二、主要元器件介紹  在本課程設計中，主要用到了74LS192計數器、7447解碼器、74LS00與非門、7408與門、74LS136異或門、74283加法器、七段數碼顯示器和一個單刀雙擲開關等元器件。 

（一）十進制同步可逆計數器74LS192 功能如下： 

1、 非同步清零。74LS192的輸入端非同步清零信號CR，高電平有效。僅當CR=1時，計數器輸出清零，與其他控制狀態無關。 

2、步置數控制。LD非為非同步置數控制端，低電平有效。當CR=0,LD非=0時，D1D2D3D4被置數,不受CP控制。 

3、 加法計數器，當CR和LD非均無有效輸入時，即當CR=0、LD非=1,而減數計數器輸入端CPd為高電平，計數脈沖從加法計數端CPu輸入時，進行加法計數；當CPd和CPu條件互換時，則進行減法計數。 

4、保持。當CR=0、LD非=1（無有效輸入），且當CRd=CPu=1時，計數器處於保持狀態。 

5、進行加計數，並在Q3、Q0均為1、CPu=0時，即在計數狀態為1001時，給出一進位信號。進行減計數，當Q3Q2Q1Q0=0000，且CPd=0時，BO非給出一錯位信號。這就是十進制的技術規律。 

在設計過程中，我主要利用74LS192的計數功能，通過置數法和清零法將其改造為一個4進制計數器和一個7進制計數器。

五、總結

1、在電路模擬時候，覺得原理圖是正確的，但運行不出想要的結果，把74LS192換成了同樣是計數器的74LS161,結果可以實現4、7進制的轉換，知道是這個晶元本身特點，要根據它自身的性質來修改原理圖；

2、還有，接地的標號中要把Net選項選為GND，不然在PCB製作中將沒有接地這一個選項出現；

3、在PCB板製作時，要對元器件不斷調整位置來使排版最佳。

⑵ 比較反饋歸零與反饋置數兩種電路設計方法優缺點（急！在線等）

反饋歸零設計簡單，操作方便，但不能克服器件計數速度的離散型； 反饋置數可以克服器件計數速度的離散型，但設計復雜

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⑷ 分別使用反饋置數法和置零法畫出利用74161構成七進制加法計數器的電路圖並畫出各自電路的狀態轉換圖。

利用74161構成七進制加法計數器，最大數是6，所以，利用計數到6時，產生置數脈沖，在下一個時鍾脈沖時使計數器置數0000，實現回0。邏輯圖如下，也是模擬圖，圖中的數碼管你不用畫，那是為了顯示模擬效果的。