A. 低功耗設計方法有哪些
數字電路的功耗有2部分構成，其一是靜態功耗，通常表現為電子線路的漏電流，控制這部分功耗主要決定於生產工藝和所用的材料；其二是動態工作電流，而影響這部分功耗的因素很多，如電路設計的方式，線路的復雜程度，工作時時鍾頻率等。
一、RTL級
1.並行結構
並行結構一定程度可以減低某一區域的頻率，從而可能降低功耗。
2.流水結構
「路徑長度縮短為原始路徑長度的1 /M。這樣，一個時鍾周期內充/放電電容變為C/M。如果在加入流水線之後，時鍾速度不變，則在一個周期內，只需要對C/M進行充/放電，而不是原來對C進行充/放電。因此，在相同的速度要求下，可以採用較低的電源電壓來驅動系統。」
3.優化編碼
通過數據編碼來降低開關活動，例如用格雷碼取代二進制。
4.操作數隔離
「操作數隔離的原理就是：如果在某一段時間內，數據通路的輸出是無用的，則將它的輸入置成個固定值，這樣，數據通路部分沒有翻轉，功耗就會降低。」
二、門級電路
1.門控時鍾技術
晶元工作時，很大一部分功耗是由於時鍾網路的翻轉消耗的，對於一個設計中的寄存器組由於時鍾信號CLK的翻轉，寄存器組會持續在CLK的上升沿來臨時讀取數據輸入端的數據，而這時讀取的數據是不變的，這就消耗了額外的功耗。如果時鍾網路較大，這部分引起的功耗損失會很大。門控技術基本原理就是通過關閉晶元上暫時用不到的功能和它的時鍾，從而實現節省電流消耗的目的，門控時鍾對翻轉功耗和內部功耗的抑製作用最強，是低功耗設計中的一種最有效的方法。通過一個時能信號控制時鍾的開關。當系統不工作時可以關閉時鍾，整個系統處於非激活狀態，這樣就能夠在某種程度上降低系統功耗。
「通常情況下，時鍾樹由大量的緩沖器和反相器組成，時鍾信號為設計中翻轉率最高的信號，時鍾樹的功耗可能高達整個設計功耗30%。加入門控時鍾電路後，由於減少了時鍾樹的開關行為，節省了開關功耗。同時，由於減少了時鍾引腳的開關行為，寄存器的內部功耗也減少了。採用門控時鍾，可以非常有效地降低設計的功耗，一般情況下能夠節省20%~60%的功耗。」
使用門控時鍾並不符合同步設計的思想。ASIC中使用較多，FPGA中不推薦使用。
2.多電壓供電
3.多閾值電壓
根據多閾值電壓單元的特點，為了滿足時序的要求，關鍵路徑中使用低閾值電壓的單元(low Vt cells)，以減少單元門的延遲，改善路徑的時序。而為了減少靜態功耗，在非關鍵路徑中使用高閾值電壓的單元(high Vt cells)，以降低靜態功耗。因此，使用多閾值電壓的工藝庫，我們可以設計出低靜態功耗和高性能的設計。
B. 從220V獲取5V的小功率電路
採用電容：0.75uf/400V的非電解電容器能夠滿足要求。在電容兩端並接1M的電阻用於泄放斷電後的高壓電荷。串入火線接入全橋的一輸入端，零線接入另一輸入端：220uf/16V--35V的電解電容器的兩端並接一2--3K電阻，將9013等的E--B（作為穩壓管用）並接在電容器兩端後，再將這3個並接的元件接在全橋的兩個輸出端，就可以接入負載工作了。原則上不要空載。功耗很低的。
220V交流電的電容降壓的經驗公式：15I=uf