奇分频电路

A. 奇数分频电路！要求占空比为50%。比如3分频，5分频……

上面是JK，下是面是D,这个是三分频，五分频没研究过，应该差不多的。没记错的话，如果要占空比为50%，再加个一样的结构，不过改成下降沿触发，最后把两个输出相或

B. 用verilog HDL设计一个三分频器，输入时钟占空比为1:1

//任意奇数分频器，只需要将n改为你想要的奇数即可。
mole any_odd_div (clkdiv,clk);

output clkdiv; //输出分频信号
input clk; //时钟信号
reg[2:0]cnt1,cnt2;//计数器1，计数器2
reg clk_temp1,clk_temp2;
parameter n = 7; //7分频

always @(posedge clk)
begin
if(cnt1 == n-1)
begin cnt1 <=3'b000; end
else
begin cnt1 <= cnt1 +1'b1; end
if(cnt1 ==3'b000)
begin clk_temp1 =1'b1; end
if(cnt1 ==(n-1)/2)
begin clk_temp1 =0; end
end

always @(negedge clk)
begin
if(cnt2 == n-1)
begin cnt2 <=3'b000; end
else
begin cnt2 <=cnt2 +1'b1; end
if(cnt2 ==3'b000)
begin clk_temp2 =1; end
if(cnt2 ==(n-1)/2)
begin clk_temp2 =0; end
end

assign clkdiv = clk_temp1 | clk_temp2;

endmole

C. 怎样用74ls194 构成奇偶分频电路

利用194来设计奇数或偶数型的计数器，可以用反馈移位的方法来设计，具体可以见西安电子科技大学出版社，杨颂华编的数字电子技术基础，第七章关于74LS194的部分 。设计时请注意能否自启动的问题。

分频器和计数器有本质联系，比如把输入信号作为模4计数器的时钟信号，那么计数器的输出就可以将输入信号4分频。

(3)奇分频电路扩展阅读：

第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2‐1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。

第二，奇数倍分频：奇数倍分频有两种实现方法：

首先，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。

另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n‐1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。

D. 用verilog HDL 设计一个n分频器，考试谢谢！

不知道考试是什么难度的
但是一般的n分频（n是2的整倍,即n是偶数）都是通过计数来实现，从0时刻开始，每一个原始时钟上升沿（或下降沿，整个分频过程基于同一边沿）计数一次，计满n/2则将输出信号（分频时钟输出）翻转一次，再计n/2又翻转一次，如此反复

如果要求奇数分频，则对原始时钟的上升沿和下降沿都计数，计满n翻转一次输出时钟信号即可

E. N/2分频电路中N为什么为奇数

如2,4,8,16.分频比较好做,直接用T,JK,D触发器串接就行了,但其他分频的需要用时序逻辑组合来做,具体可根据时序图写出驱动方程,状态方程...来设计.

F. 什么是分频计数器

分频计数器是最基本的时序电路，它不仅可以用来统计输入脉冲的个数，还可作为数字系统中的分频、定时电路，用途相当广泛。

一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。

比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时，

由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。

分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。

在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。

(6)奇分频电路扩展阅读

分频计数器的种类：

偶数分频（2N）

偶数分频最为简单，很容易用模为N的计数器实现50％占空比的时钟信号，即每次计数满N（计到N－1）时输出时钟信号翻转。

奇数分频（2N＋1）

使用模为2N＋1的计数器，让输出时钟在X－1（X在0到2N－1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50％（应为X／（2N＋1））。

得到占空比为50％的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1。

和得到的下降沿触发计数的相同（时钟翻转值相同）奇数分频输出信号CLK2，最后将CLK1和CLK2相或之后输出，就可以得到占空比为50％的奇数分频器。

G. 什么是双d触发器

在电子技术中，N/2(N为奇数)分频电路有着重要的应用，对一个特定的输入频率，要经N/2分频后才能得到所需要的输出，这就要求电路具有N/2的非整数倍的分频功能。CD4013是双D触发器，在以CD4013为主组成的若干个二分频电路的基础上，加上异或门等反馈控制，即可很方便地组成N/2分频电路。
图1是3/2分频电路。IC1、IC2均接成二分频器，所以该电路是由四分频电路与反馈控制电路组成，计数脉冲由异或门F1输出。fi既作为分频信号又作为时钟脉冲接入异或门的一个输入端，从四分频电路的IC2的Q2输出端引出反馈信号作F1的另一输入端。输出信号fo从IC1的Q1端输出。图2是其工作波形。
设电路初始状态均在复位状态，Q1、Q2端均为低电平。当fi信号输入时，由于输入端异或门的作用(附表是异或门逻辑功能表)，其输出还受到触发器IC2的Q2端的反馈控制(非门F2是增加的一级延迟门，A点波形与Q2相同)。在第1个fi时钟脉冲的上升沿作用下，触发器IC1、IC2均翻转。由于Q2端的反馈作用使得异或门输出一个很窄的正脉冲，宽度由两级D触发器和反相门的延时决定。当第1个fi脉冲下跳时，异或门输出又立即上跳，使IC1触发器再次翻转，而IC2触发器状态不变。这样在第1个输入时钟的半个周期内促使IC1触发器的时钟脉冲端CL1有一个完整周期的输入，但在以后的一个输入时钟的作用下，由于IC2触发器的Q2端为高电平，IC1触发器的时钟输入跟随fi信号(反相或同相)。本来IC1触发器输入两个完整的输入脉冲便可输出一个完整周期的脉冲，现在由于异或门及IC2触发器Q2端的反馈控制作用，在第1个fi脉冲的作用下得到一个周期的脉冲输出，所以实现了每输入一个半时钟脉冲，在IC1触发器的Q1端取得一个完整周期的输出。
图3是5/2分频电路。IC1、IC2、IC3三级D触发器级联为8分频电路，电容C起滤波作用，输出信号fo从IC2的Q2端输出。电路中有Q1、Q3两个反馈控制。从图4工作波形可知，Q1的反馈信号中每两个反馈信号中就有一个受到Q3反馈波形的影响，所以在A点仅能形成几百毫微秒宽的脉冲。由于电容C的作用，Q1的反馈信号(即一窄脉冲)被滤除掉，如图4波形A的虚线所示。最后在Q2端输出fo信号。fo每变化一个周期，对应于输入信号fi的两个半周期，即fo的频率为fi的2/5。
图5是7/2分频电路。该电路与图3相似，区别在于电路中一个反馈信号在图3中是从Q1端引出的，而图5是从Q2端引出的，fo信号从Q2端输出。电路有Q2、Q3两级反馈，由于Q2反馈信号受Q3反馈的影响，在A点仅能形成几百毫微秒宽的窄脉冲，此窄脉冲被电容C滤除掉，因此Q2反馈不起作用，电路实际上只有一个Q3反馈，因而使得fo输出信号每变化一个周期，对应于fi输入信号的三个半周期，即fo的频率为fi的2/7。其工作波形如图6所示。
上面介绍的N/2分频电路仅限于N≤7，当N≥7时，可根据分频N值的大小，相应增加二分频级数，并恰当引接反馈信号走线，便可得到N≥7的分频电路。下面仅介绍一例9/2分频电路，如图7所示。图8是其工作波形。
IC1～IC4四级D触发器组成16分频电路，fo信号从Q3输出，电路有Q1、Q4两级反馈。其工作原理与上述有关分频电路相似，波形图上A点虚线脉冲表示为电容C滤除掉的Q1反馈信号。从图8中可知，只要fi输入四个半周期的时钟信号，就输出一个周期信号fo，即fo的频率为fi的2/9。

H. 如何用计数器实现任意分频

如果是6分频，就取计数6个脉冲后计数器的输出（八位二进制计数器为01100000，二位BCD码计数器为0110，0000）为4-16译码器（如MC14514）的输入，取4-16译码器的S6脚作为输出，就是6分频器，10分频器依此类推，取计数10个脉冲后计数器的输出（八位二进制计数器为01010000，二位BCD码计数器为0101，0000）为4-16译码器的输入，取4-16译码器的S10脚作为输出，30分频器则需用两个4-16译码器共同组成5-32位译码器，其他参照6分频器和10分频器。

I. 使用verilog语言实现分频器 将50MHZ分为1hz和5hz

1. 纯粹的数字电路是不能实现3.5分频的。

2. 不要求综合的，Verilog可以实现。

3. 大致思路是分频，然后分成2路信号：各路信号不变化。

J. verilog分频后，输出指定个数的脉冲，然后信号信号拉高

用Verilog语言实现任意整数分频器

分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛（Xil）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：

第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。电路上只需一个D触发器和一个非门即可实现，Q(n+1)=D，D=~Q(n),clk_out=Q(n+1) .

第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法：

占空比为非50%的三分频时钟，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。

mole three(clk_in,rst,clk_out);
input clk_in,rst;
output clk_out;
regclk_out;
reg [1:0] count;
always @(negedge rst or posedge clk_in)
begin
if(rst==0)
begin
count<=0;
clk_out<=0;
end
else
begin
count<=count+1;
if(count==1)
clk_out<=~clk_out;
else if(count==2)
begin
clk_out=~clk_out;
count<=0;
end
end
end
endmole

另一种实现：

mole div3(CLKIN,CLKOUT,RESETn);
input CLKIN,RESETn;
output CLKOUT;
wire d;
regq1,q2;
wireCLKOUT;

always @(negedge RESETn or posedge CLKIN)
begin
if (RESETn==1'b0)
q1<=1'b0;
else
q1<=d;//q1是d延迟一个时钟后的信号
end

always @(negedge RESETn or posedge CLKIN)
begin
if (RESETn==1'b0)
q2<=1'b0;
else
q2<=q1;//q2是q1延迟一个时钟后的信号
end

assign d=~q1 & ~q2;//d在一个周期内，一个clk为高，另外两个clk为低

assign CLKOUT=q2;

endmole

电路中，利用两个D触发器和简单的门电路即可实现。

如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。

这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。

举例：用Verilog语言写的三分频电路

方法一：

//上升沿触发的分频设计
mole three(clkin, clkout);
input clkin;//定义输入端口
output clkout;//定义输出端?

reg [1:0] step1, step;

always @(posedgeclkin)
begin
case (step)//这个状态机就是一个计数器
2'b00: step<=2'b01;
2'b01: step<=2'b10;
2'b10: step<=2'b00;
default :step<=2'b00;
endcase
end

always @(negedgeclkin)//step1与step相差半个clk
begin
case (step1)
2'b00: step1<=2'b01;
2'b01: step1<=2'b10;
2'b10: step1<=2'b00;
default :step1<=2'b00;
endcase
end

assign clkout=step[1] | step1[1];//利用step和step1高位的或运算，实现在1.5个clk时翻转。
endmole

用Verilog语言写五分频电路，占空比为50％：

mole div_5 ( clkin,rst,clkout );
input clkin,rst;
output clkout;
reg [2:0] step1, step2;
always @(posedge clkin )
if(!rst)
step1<=3'b000;
else
begin
case (step1)
3'b000: step1<=3'b001;
3'b001: step1<=3'b011;
3'b011: step1<=3'b100;
3'b100: step1<=3'b010;
3'b010: step1<=3'b000;
default:step1<=3'b000;
endcase
end
always @(negedge clkin )
if(!rst)
step2<=3'b000;
else
begincase (step2)
3'b000: step2<=3'b001;
3'b001: step2<=3'b011;//注意调换了顺序，目的为了使最低位为1的情况互邻
3'b011: step2<=3'b100;
3'b100: step2<=3'b010;
3'b010: step2<=3'b000;
default:step2<=3'b000;

endcase
end
assign clkout=step1[0] | step2[0];//step1与step2 最低位相或

endmole

下面给出一个任意整数分频器的代码：

mole divn(clk,rst_n,o_clk);
input clk,rst_n;
output o_clk;

parameter WIDTH = 3;
parameter N = 5;

reg [WIDTH-1:0] cnt_p,cnt_n;//count_pose,count_nege
reg clk_p,clk_n;

assign o_clk = (N==1)? clk : (N[0])?(clk_p&clk_n) :clk_p;
//如果N=1,o_clk=clk; 如果N为偶数，o_clk=clk_p; 如果N为奇数，o_clk=clk_p & clk_n，
//之所以是相与运算，是因为clk_p和clk_n两者高电平比低电平多一个clk，而两者相差半个clk,相与结果使//o_clk占空比为50%

always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
cnt_p<=0;
else if (cnt_p==(N-1))
cnt_p<=0;
else cnt_p<=cnt_p+1;
end

always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
clk_p<=0;
else if (cnt_p<(N>>1))//N>>1，计数到N/2时，时钟翻转。如果将 cnt_p<改成 cnt_p<=，则clk_p低电平比//高电平多一个clk，如果clk_n也做类似修改，则N为奇数时，应执行相或运算， o_clk=clk_p | clk_n
clk_p<=0;
else clk_p<=1;
end

always @ (negedge clk or negedge rst_n)
begin
if(!rst_n)
cnt_n<=0;
else if (cnt_n==(N-1))
cnt_n<=0;
else cnt_n<=cnt_n+1;
end

always @ (negedge clk or negedge rst_n)
begin
if(!rst_n)
clk_n<=0;
else if (cnt_n<(N>>1))
clk_n<=0;
else clk_n<=1;
end

endmole

另外一种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。

下面讲讲进行小数分频的设计方法

小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行 n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-1时，输出时钟才 为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期即是一个难点。从中可以发现，因为计数 器是通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上 升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是 要翻转一次.

方法二：
// 如果ty cycle =50%, 可以第一个周期
第二个周期输出原先clock,第三个周期输出低
这样可以实现三分频，
输出是占空比1:1的三分频.

mole three(clk,throut) ;
input clk ;
output throut;
reg q1,q2,d,throut;

always @(posedgeclk)
if(!d)
q1=1'b1;
else
q1=~q1 ;

always @(negedgeclk)
if(!d)
q2=1'b1;
else
q2=~q2 ;

always @(q1 or q2)
d=q1&q2 ;//d在一个周期内，0.5个clk为高，1个clk为低

always @(posedge d)
throut=~throut;

endmole

任意整数带小数分频的设计

基本原理：

采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器。

然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。

若设计一个分频系数为10.1的分频器，即可以将分频器设计成9次10分频和1次11分频，这样，总的分频值为：

F=(9*10+1*11)/(9+1)=10.1

从这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到的信号抖动一般较大，在设计中使用的非常少。

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写Verilog代码时，如何控制一个信号线的拉高与拉低。

比如，数据到来时，把WE拉低，达到数据保持时间后，再拉高，数据之间有毛刺，此时WE已是低电平。就是数据到来一段时间后，WE拉低，数据快要变换时，再拉高，在数据与数据之间的连接处WE是高电平。我一开始感觉时钟的波形挺像，可总控制不好，有时WE的变化在一...展开

暴走鹰枭|浏览 506 次

我有更好的答案

发布于2011-06-14 09:21最佳答案

if(data_in)
WE<=0;
if(!WE)
WE<=~WE;
//这是拉低一个时钟，如果拉低多个时钟，可以用计数器控制，关键代码如下：
if(data_in&&cnt==5'h13)
WE<=0;
else begin
WE<=1;
cnt<=cnt+1;
end
//这是拉低20个时钟周期

追问

这里data_in是一位数据，如果是多位，比如4位输入或更多，改怎么判断数据的变化呢？

追答

假设输入是4位的，则可以这样判断：
for(i=0;i<=3;i=i+1)
if(data_in[i]) //或者 if(!data_in[i]),可根据需要选择
.........