如何用触发器构成时钟同步电路

Ⅰ 如何用JK触发器构成8分频电路急 急！！！！！！！

用于N=2-4分频比的来电路，常用双自D-FF或双JK-FF器件来构成，分频比n4的电路，则常采用计数器（如可预置计数器）来实现更为方便，一般无需再用单个FF来组合。
下图的分频电路输出占空比均为50%，可用D-FF，也可用JK-FF来组成，用JK-FF构成分频电路容易实现并行式同步工作，因而适合于较高频的应用场合。而FF中的引脚R、S(P)等引脚如果不使用，则必须按其功能要求连接到非有效电平的电源或地线上。

Ⅱ 如何用jk触发器和门电路设计一个按自然态序进行计数的五进制同步加法计数器

答案如下如所示：

(2)如何用触发器构成时钟同步电路扩展阅读：

同步计数器指的是被测量累计值，其特点是大大提高了计数器工作频率，相对应的是异步计数器。 对于同步计数器，由于时钟脉冲同时作用于各个触发器，克服了异步触发器所遇到的触发器逐级延迟问题

于是大大提高了计数器工作频率，各级触发器输出相差小，译码时能避免出现尖峰；但是如果同步计数器级数增加，就会使得计数脉冲的负载加重。

计数器主要由触发器构成。若按触发器 的翻转的次序来分类，可以把计数器分为同 步式和异步式。在同步计数器中，当计数脉 冲输入时所有触发器是同时翻转的；

而在异 步计数器中，各级触发器则不是同时翻转 的。若按计数过程中计数器中数字的增减来 分类，可以分为加法计数器，减法计数器和 可逆计数器（亦称加减计数器）。

加法计数器 是随着计数脉冲的不断输入而递增计数的； 减法计数器是随着计数脉冲的不断输入而递 减计数的；可增可减的称可逆计数器。

Ⅲ 什么是同步与异步时序逻辑电路

1.同步时序电路：同步时序电路是指各触发器的时钟端全部连接在一起,并接系统时钟端;只有当时钟脉冲到来时,电路的状态才能改变;改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x有无变化;状态表中的每个状态都是稳定的.
2.异步时序电路：异步时序电路是指电路中除以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路中没有统一的时钟;电路状态的改变由外部输入的变化直接引起.可将异步时序逻辑电路分为脉冲异步时序电路和电平异步时序电路.

Ⅳ 同步触发器和异步触发器的主要区别是

答案是C。两者主要在是否受CP控制、是否有时钟以及是否是用同一个时钟脉冲信号等三方面存在区别。

一、是否受CP控制

同步触发器：同步触发器受CP控制。

异步触发器：异步触发器不受CP控制。

二、是否有时钟

同步触发器：同步触发器有时钟。

异步触发器：异步触发器没有时钟。

三、是否是用同一个时钟脉冲信号

同步触发器：多个触发器用同一个时钟脉冲信号。

异步触发器：多个触发器用不同的时钟脉冲信号。

(4)如何用触发器构成时钟同步电路扩展阅读

与常规RS触发器相比，同步RS触发器多出一个端子，称为时钟信号输入端支结构可以使同步RS触发器根据时钟脉冲时序改变输出状态。

当输入端(S、R)状态发生变化.同时只有时钟信号输入端有方波信号时，同步RS触发器状态才会发生改变。即在时钟脉冲下降沿时，触发器才会按照输入状态改变输出状态,反之亦然。

异步触发器是最常用的一种触发器。

UpdatePanel的每个子控件默认都是一个异步触发器。这说明，与这些控件交互所导致的回送会替换为异步回送，将要求UpdatePanel渲染其内容。

AsyncPostBackTrigger有两个属性。第一个属性是ControlID，这是产生事件的控件的ID。第二个属性EventName可选，可以想见，这是导致异步回送的控件事件的事件名称。

如果EventName未初始化，默认为控件最常见的事件（例如，对于按钮控件则是click事件）。

Ⅳ 如何用JK触发器构成D触发器 电路图

将J、K端接电源+，用时钟端作为D触发器的触发端。

Ⅵ 如何用JK触发器构成D触发器 电路图 邮箱[email protected]

你看一下RS触发器是怎么构成D触发器的就知道了，JK和RS是一样的，不同的是多了一个翻转功能和输出会慢一个时钟而已，你就把J当是S，K当是R就得了。

Ⅶ 由D触发器和JK触发器组成时序电路如图所示

时序电路是由触发器和组合电路构成的，FM18L08-70-SG时序电路具有反馈支路，电路的输出与当时的输入以及以前的状态有关。
    (2)触发器有RS、D、JK等几种类型，触发方式分为上升沿和下降沿两种，触发器均有专门的置数和清零端。
    (3)描述触发器功能的有特征方程、状态表、状态图、时序图等工具。
    (4) JK触发器具有置O、置1、计数、保持4种功能，是触发器中功能最全的。D触发器用方便，常用作寄存器。用触发器可以组成各种时序电路。
    (5)时序电路根据电路中的时钟形式不同而分为异步电路和同步电路。由于同步电路的速度相对较快，应用比较广泛。时序电路主要有：计数器、寄存器、序列产生器、序列检测器等。
    (6)对时序电路可进行迓辑分析或根据实际要求设计出电路，各种时序逻辑电路设计主要采用集成器件，主要集成时序器件是计数器和移位寄存器。
    (7)常用集成计数器分为同步和异步两类，根据进制不同又分为二进制计数器、十进制计数器和任意进制计数器。集成计数器使用清零端或置数端，采用反馈清零法或反馈置数法可以方便实现任意进制计数。
    (8)寄存器可分为数据寄存器和移位寄存器。移位寄存器既能接收、存储数据，又可将数据按一定方式移动。

Ⅷ 怎么用触发器获取系统时间，用于加密一些东西

3)按计数增减分:加法计数器,减法计数器,加/减法计数器. 7.3.1 异步计数器 一,异步二进制计数器 1,异步二进制加法计数器 分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器. 分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能. 2,异步二进制减法计数器 减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推. 注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式. (2)CT74LS161的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 4,反馈置数法获得N进制计数器 方法如下: ·写出状态SN-1的二进制代码. ·求归零逻辑,即求置数控制端的逻辑表达式. ·画连线图. (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等) 试用CT74LS161构成模小于16的N进制计数器 5,同步二进制加/减计数器 二,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三,集成同计数器 1,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 2.集成十进制同步加/减计数器CT74LS190 其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示. 集成计数器小结: 集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同. 7.3.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量. 举例:74LS290 (1)100进制计数器 (2)64进制计数器 2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端. 举例:74161 (1)60进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成. 按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广. 7.4.1 基本寄存器 概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器. 1,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有: 2.双拍工作方式基本寄存器 (1)清零.CR=0,异步清零.即有: (2)送数.CR=1时,CP上升沿送数.即有: (3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变. 7.4.2 移位寄存器 1.单向移位寄存器 四位右移寄存器: 时钟方程: 驱动方程: 状态方程: 右移位寄存器的状态表: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点: 单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移. n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作. 若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零. 2.双向移位寄存器 M=0时右移 M=1时左移 3.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图: CT74LS194的功能表: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7.4.3 移位寄存器的应用 一,环形计数器 1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环. 结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0. 工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲. 实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n 2,能自启动的4位环形计数器 状态图: 由74LS194构成的能自启动的4位环形计数器 时序图 二,扭环形计数器 1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环. 实现扭环形计数器时,不必设置初态.扭环形计数器的进制数 N与移位寄存器内的触发器个数n满足N=2n的关系 结构特点为:,即将FFn-1的输出接到FF0的输入端D0. 状态图: 2,能自启动的4位扭环形计数器 7.4.4 顺序脉冲发生器 在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器. 一,计数器型顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成. 举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器. 二,移位型顺序脉冲发生器 ◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器. ◎时序图: ◎由CT74LS194构成的顺序脉冲发生器 见教材P233的图7.4.6和图7.4.7 7.5 同步时序电路的设计(略) 7.6 数字系统一般故障的检查和排除(略) 本章小结 计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分. 计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器. 寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用. 寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出. 寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路. 在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作. 顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低. 由JK触发器组成的4位异步二进制减法计数器的工作情况分析略. 二,异步十进制加法计数器 由JK触发器组成的异步十进制加法计数器的由来:在4位异步二进制加法计数器的基础上经过适当修改获得. 有效状态:0000——1001十个状态;无效状态:1010～1111六个状态. 三,集成异步计数器CT74LS290 为了达到多功能的目的,中规模异步计数器往往采用组合式的结构,即由两个独立的计数来构成整个的计数器芯片.如: 74LS90(290):由模2和模5的计数器组成; 74LS92 :由模2和模6的计数器组成; 74LS93 :由模2和模8的计数器组成. 1.CT74LS290的情况如下. (1)电路结构框图和逻辑功能示意图 (2)逻辑功能 如下表7.3.1所示. 注:5421码十进制计数时,从高位到低位的输出为. 2,利用反馈归零法获得N(任意正整数)进制计数器 方法如下: (1)写出状态SN的二进制代码. (2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式. (3)画连线图. 举例:试用CT74LS290构成模小于十的N进制计数器. CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1]. 注:CT74LS90的功能与CT74LS290基本相同. 7.3.2 同步计数器 一,同步二进制计数器 1.同步二进制加法计数器 2,同步二进制减法计数器 3,集成同步二进制计数器CT74LS161 (1)CT74LS161的引脚排列和逻辑功能示意图 注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式. (2)CT74LS161的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 4,反馈置数法获得N进制计数器 方法如下: ·写出状态SN-1的二进制代码. ·求归零逻辑,即求置数控制端的逻辑表达式. ·画连线图. (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等) 试用CT74LS161构成模小于16的N进制计数器 5,同步二进制加/减计数器 二,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三,集成同计数器 1,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零.C0=0 ②=1,=0时同步并行置数. ③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数. ④==1且CPT·CPP=0时,计数器状态保持不变. 2.集成十进制同步加/减计数器CT74LS190 其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示. 集成计数器小结: 集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式. 74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同. 7.3.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器. 1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量. 举例:74LS290 (1)100进制计数器 (2)64进制计数器 2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端. 举例:74161 (1)60进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成. 按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广. 7.4.1 基本寄存器 概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器. 1,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有: 2.双拍工作方式基本寄存器 (1)清零.CR=0,异步清零.即有: (2)送数.CR=1时,CP上升沿送数.即有: (3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变. 7.4.2 移位寄存器 1.单向移位寄存器 四位右移寄存器: 时钟方程: 驱动方程: 状态方程: 右移位寄存器的状态表: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点: 单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移. n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作. 若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零. 2.双向移位寄存器 M=0时右移 M=1时左移 3.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图: CT74LS194的功能表: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7.4.3 移位寄存器的应用 一,环形计数器 1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环. 结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0. 工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲. 实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n 2,能自启动的4位环形计数器 状态图: 由74LS194构成的能自启动的4位环形计数器 时序图 二,扭环形计数器 1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环. 实现扭环形计数器时,不必设置初态.扭环形计数器的进制数 N与移位寄存器内的触发器个数n满足N=2n的关系 结构特点为:,即将FFn-1的输出接到FF0的输入端D0. 状态图: 2,能自启动的4位扭环形计数器 7.4.4 顺序脉冲发生器 在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.

Ⅸ 试用JK触发器和门电路设计一个同步三进制计数器

如下图所示：

同步计数器指的是被测量累计值，其特点是大大内提高了计数器工作容频率，相对应的是异步计数器。

对于同步计数器，由于时钟脉冲同时作用于各个触发器，克服了异步触发器所遇到的触发器逐级延迟问题，于是大大提高了计数器工作频率，各级触发器输出相差小，译码时能避免出现尖峰；但是如果同步计数器级数增加，就会使得计数脉冲的负载加重。

(9)如何用触发器构成时钟同步电路扩展阅读：

计数器主要由触发器构成。若按触发器 的翻转的次序来分类，可以把计数器分为同 步式和异步式。在同步计数器中，当计数脉 冲输入时所有触发器是同时翻转的； 而在异 步计数器中，各级触发器则不是同时翻转 的。

若按计数过程中计数器中数字的增减来 分类，可以分为加法计数器，减法计数器和 可逆计数器（亦称加减计数器）。加法计数器 是随着计数脉冲的不断输入而递增计数的； 减法计数器是随着计数脉冲的不断输入而递 减计数的；可增可减的称可逆计数器。

Ⅹ 求大神帮忙！！数字电路怎么用由上升沿触发的边沿D触发器设计一个同步四进制加法计数器怎么设计啊

具体回答如图：

数字电路或数字集成电路是由许多的逻辑门组成的复杂电路。与模拟电路相比，它主要进行数字信号的处理（即信号以0与1两个状态表示），因此抗干扰能力较强。数字集成电路有各种门电路、触发器以及由它们构成的各种组合逻辑电路和时序逻辑电路。

一个数字系统一般由控制部件和运算部件组成，在时脉的驱动下，控制部件控制运算部件完成所要执行的动作。通过模拟数字转换器、数字模拟转换器，数字电路可以和模拟电路互相连接。

(10)如何用触发器构成时钟同步电路扩展阅读：

数字电路是以二进制逻辑代数为数学基础，使用二进制数字信号，既能进行算术运算又能方便地进行逻辑运算（与、或、非、判断、比较、处理等），因此极其适合于运算、比较、存储、传输、控制、决策等应用。

以二进制作为基础的数字逻辑电路，可靠性较强。电源电压的小的波动对其没有影响，温度和工艺偏差对其工作的可靠性影响也比模拟电路小得多。

触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的，即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS触发器的路径；该反馈线起到了使触发器维持在1状态和阻止触发器变为0状态的作用，故该反馈线称为置1维持线，置0阻塞线。

Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在0状态的作用，称作置0维持线；Q4输出至G3输入的反馈线起到阻止触发器置1的作用，称为置1阻塞线。因此，该触发器常称为维持-阻塞触发器。