qo电路

『壹』 关于LC选频谐振回路中的品质因数Q的疑惑！！

Q=Xо/R=2пfоL/R=ωоL/R

『贰』 求：该线圈电磁炮电路图

这只是一个简单的实验，对数据要求不高，比如，用质量小一点的铁磁炮弹，就版可以减少电压，电容权，材料就要便宜很多，但要质量大，电压要高，电容要大，可控硅也要大。

一会画个供参考的图，不过高压危险，电容若短路，放炮，很吓人的。

『叁』 电路图QO什么表示

不全，但希望他能对你有用

电流表 PA
电压表 PV
有功电度表 PJ
无功电度表 PJR
频率表 PF
相位表 PPA
最大需量表(负荷监控仪) PM
功率因数表 PPF
有功功率表 PW
无功功率表 PR
无功电流表 PAR

声信号 HA
光信号 HS
指示灯 HL

『肆』 R、L、C串联电路的谐振条件是什么 其谐振频率f0为多少

在具有R、L、C元件的正弦交流电路中，电路两端的电压与电流一般是不同相的。如果改变电路元件的参数值或调节电源的频率，可使电路的电压与电流同相，使电路的阻抗呈现电阻的性质，处在这种状态下的电路称为谐振。 根据电路的不同连接形式，谐振现象可分为串联谐振和并联谐振。 在R、L、C串联电路中，当电路中的XL=XC时，阻抗角∮=0，即电源电压 和电流 同相，这种现象称为串联谐振。
串联谐振的特点:
(1).谐振发生时，因感抗XL等于容抗XC，所以，阻抗达到最小值，电路呈电阻性。
(2).在电压U不变的情况下，电路中的电流I达到最大值。
(3).由于谐振时XL=XC，所以UL=UC，而UL和Uc的相位相反，相加时互相抵消，所以电阻上的电压等于电源电压。
串联电路谐振时具有某些特点，了解谐振现象可以利用这些特点，又可防止某些特点所带来的危害。 LC谐波滤除装置就是利用串联谐振的特点，分别虑除主要各次谐波。在普通无功补偿装置中应避免串联谐振，这是因为，当串联谐振发生时，电容元件上的电压将增高，可能导致电容器绝缘层被击穿。
但在无线电工程中，利用串联谐振现象的选择性和所获得的较高电压，可将所需要接收的信号提取出来。
检举对LC选频谐振回路中的品质因数Q，它的定义是:Qo=WoL/r,Wo是回路的谐振频率，r是电感L的消耗电阻

『伍』 3.分析图示电路的逻辑功能。 设起始状态是Q3Q2Q1=000。

J和K悬空当高电平处理。
输出Z是时钟信号的4分频，但脉冲宽度是时钟信号的一个周期，即时钟信号走4个周期，Z就只走一个周期，在这一个周期内有1/4时间是高电平，有3/4时间是低电平。状态转换过程是QoQ1/Z为：00/0,10/0,01/0,11/1,驱动方程Jo=Ko=1,J1=K1=Qo,代入特性方程得：Qo现态＝Qo', Q1现态=Qo异或Q1.

『陆』 电路中几个电感电容怎样确定时间常数

电容（RC电路）：

充电 Q=Qmax*（1-e^（-t/RC）） 放电 Q=Qo*e^（-t/RC）

Qo是原始电量 Qmax是充电结束时的电量 t是开始充电到当前的时间 R是电阻阻值 C是电容

电感（RL电路）：电感电路没有充放电的问题，但是自感线圈中可以储存能量， 储存过程中： I=If*（1-e^（-t*（R/L））） 释放过程中： I=Io*（e^（-t*（R/L））） If是回路中最大电流 Io是最初电流 L是自感系数 R是电阻阻值

『柒』 请问电子元件封装里面DIP14和DIP-14有区别吗

没有区别，都代表14个引脚的芯片。

DIP封装，是al inline-pin package的缩写，也叫双列直插式封装技术，双入线封装，DRAM的一种元件封装形式。指采用双列直插形式封装 的集成电路芯片，绝大多数中小规模集成电路均采用这种封装形式，其引脚数一般不超过100。

DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏管脚。DIP封装结构形式有：多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP（含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式）等。

图2 dip-14

参考来源：http://ke..com/link?url=_no63gY8CCNotYLmG_-FKfRC2zq_sQO

『捌』 怎样利用74LS192做成19进制的加法计数器

低位计数器输出Qo、Qi、Q2、Q3分别提供0.1V、0.2V、0.4V、0.8V的控制信号；高位计数器输出Qo. Qi、Q2、Q3分别提供1V、2V、4V、8V的控制信号。采用按键作为步进加、步进减的控制按钮；为了防止在按钮过程中出现振铃现象，在计数器加计数、减计数时钟脉冲端与加、减计数按钮之间接入施密特触发器74 LS14，以消除振铃现象。预置数选通端可以接拨码开关，以实现预置数的设置；用开关控制预置数选通端的选通状态，开关闭合时预置数选通端为低电平，选通端有效，预置数送到输出端；开关断开时预置数选通端为高电平，选通端无效，不能将预置数送到输出端由两个74LS192级联构成两位十进制计数器的电路如下图所示。

『玖』 数字电路的时序题目，为什么这个异或门输出感觉不对

1）Ui=0，Qo=0 时，异或门的输出应该是1，
2）D触发器的电路有错，D=Qo，则触发器永远不会翻转，所以 Uo=Ui非；

『拾』 always@(posedege clk)begin ql<=qo;qo<=91;end综合电路图

任务和函数有助于简化程序，有点类似与Fortran语言的subroutine和function。

任务和函数的共同点：

1.任务和函数必须在模块内定义，其作用范围仅适用于该模块，可以在模块内多次调用。

2.任务和函数中可以声明局部变量，如寄存器，时间，整数，实数和事件，但是不能声明线网类型的变量。

3.任务和函数中只能使用行为级语句，但是不能包含always和initial块，设计者可以在always和initial块中调用任务和函数。

任务和函数的不同点：
函数 任务
函数能调用另一个函数，但是不能调用任务 任务可以调用另一个任务，也可以调用函数
函数总是在仿真时刻0开始 任务可以在非零时刻开始执行
函数一定不能包含任何延迟，事件或者时序控制声明语句 任务可以包含延迟，事件或者时序控制声明语句
函数至少要有一个输入变量，也可以有多个输入变量 任务可以没有或者有多个输入，输出，输入输出变量
函数只能返回一个值，函数不能有输出或者双向变量 任务不返回任何值，或者返回多个输出或双向变量值

由上述的特点决定：函数用于替代纯组合逻辑的verilog代码，而任务可以代替verilog的任何代码。

8.2任务

任务使用关键字task和endtask来进行声明，如果子程序满足下面任何一个条件，则必须使用任务而不能使用函数。

1.子程序中包含有延迟，时序或者事件控制结构

2.没有输出或者输出变量超过一个

3.没有输入变量

例：

mole operation;
parameter delay=10;
reg [15:0] A,B, AB_AND,AB_OR,AB_XOR;
always @(A or B)
begin
bitwise_ope(AB_AND,AB_OR,AB_XOR,A,B);
end
task bitwise_oper;
output [15:0] ab_and,ab_or,ab_xor;
input [15:0] a,b;
begin
#delay ab_and=a&b;
ab_or=a|b;
ab_xor=a^b;
end
endtask
always @(posedge clk)
bitwise_xor(ef_xor,e,f);
always @(posedege clk2)
bitwise_xor(cd_xor,c,d)
task autumatic bitwise_xor;
output ab_xor;
input a,b;
begin
ab_xor=a^b;
end
endtask
endmole

自动（可重入）任务：verilog任务中所有声明的变量地址空间都是静态分配的，因此如果在一个模块中多次调用任务时，可能会造成地址空间的冲突，为了避免这个问题，verilog通过在task关键字后面添加automatic使任务称为可重入的，这时在调用任务时，会自动给任务声明变量分配动态地址空间，这样有效避免了地址空间的冲突。

8.3 函数

函数使用关键字function和endfunction定义，对于子程序，如果满足下述所有条件则可以用函数来完成：

1.在子程序中不含有延迟时序或者控制结构
2.子程序只有一个返回值
3.至少有一个输入变量
4.没有输出或者双向变量
5.不含有非阻塞赋值语句

例：

mole parity；
reg [31:0] addr;
reg parity;
always @(addr)
begin
parity=calc_parity(addr);
end
function calc_parity;
input [31:0] addr;
begin
calc_parity=^addr;
end
endfunction
endmole

跟任务调用一样，在模块中如果调用多次函数，也会碰到地址冲突的问题，因此也引入automatic关键字来对函数可重用性声明。没有进行可重用性声明的函数不可以多次或者递归调用，进行了可重用性声明的函数可以递归调用。

常量函数和带符号函数（函数声明时加signed关键字说明）

mole ram;
parameter RAM_DEPTH=256;
input [clogb2(RAM_DEPTH)-1:0] addr;//clogb2函数返回值为8
function integer clogb2(input integer depth);
begin
for(clogb2=0; depth>0;clogb2=clogb2+1)
depth=depth>1;
end
endfunction
endmole

练习：用两种不同的方法设计一个功能相同的模块，完成4个8位2进制输入数据的冒泡排序。第一种,用纯组合逻辑实现；第二种，假设8位数据按照时钟节拍串行输入，要求时钟触发任务的执行，每个时钟周期完成一次数据交换的操作。

//----------------- 第一种 ------------------

mole sort4(ra,rb,rc,rd,a,b,c,d);

output[7:0] ra,rb,rc,rd;

input[7:0] a,b,c,d;

reg[7:0] ra,rb,rc,rd;

reg[7:0] va,vb,vc,vd;

always @ (a or b or c or d)

begin

{va,vb,vc,vd}={a,b,c,d};

change(va,vb);

change(vb,vc);

change(vc,vd);

change(va,vb);

change(vb,vc);

change(va,vb);

{ra,rb,rc,rd}={va,vb,vc,vd};

end

task change; //make a task of comparing

inout[7:0] x,y;

reg[7:0] tmp;

if(x>y)

begin

tmp=x;

x=y;

y=tmp;

end

endtask

endmole

//----------------- 第二种 ------------------

mole sort4(clk,reset,ra,rb,rc,rd,a);

output[7:0] ra,rb,rc,rd;

input[7:0] a;

input clk,reset;

reg[7:0] ra,rb,rc,rd;

reg[7:0] va,vb,vc,vd;

always @ (posedge clk)

begin

if(!reset)

begin

va<=0;vb<=0;vc<=0;vd<=0;

end

else

va<=a;

end

always @ (posedge clk)

begin

change(va,vb);

change(vb,vc);

change(vc,vd);

change(va,vb);

change(vb,vc);

change(va,vb);

{ra,rb,rc,rd}={va,vb,vc,vd};

end

task change; //make a task of comparing

inout[7:0] x,y;

reg[7:0] tmp;

if(x>y)

begin

tmp=x;

x=y;

y=tmp;

end

endtask

endmole