① proteus中用74hc4046和4040做锁相倍频电路，为什么4输出端总是输出1Khz的方波不变
因为4046一类仿真模块的使用有其特殊性。
实际4046压控振荡器的中心频率是由版R1、R2、C1和电源电压确定的权。
而Proteus仿真却同这些因素完全无关，仅仅通过在其仿真模块的属性里人为地简单设定即可。
1、Model Timing Voltage （电源电压），只有三档，5V、10V、15V。
2、Frequency Range （频率范围），等于或略高于所需倍频频率。
3、Frequency Offset （频率补偿），等于所需倍频频率。
② FPGA中有一个PLL 锁相环模块，可以实现时钟的分频和倍频，那它在做时钟分频时有什么缺点和电路设计相比
自己感觉还是自己用硬件语言编写出来的比较好，PLL用来做倍频还行，做分频占用资源比较多，还不如自己写一个分频的程序。
③ 经常将晶振与锁相环电路配合使用，这是为什么
这是为了把二个要求严格的频率信号更严格的配合起来。
④ 锁相环整数分频和小数分频的区别是什么
锁相环作为时钟发生器在现阶段 S O C 芯片中的应用越来越广泛， 高精度、 低功耗的锁相环得到了更大的发展。 然而， 由于传统整数型锁相环电路本身的特点， 它的输出频率的解析度较低， 无法满足一些需要高解析度输出频率的系统要求。 在这个情况下， 小数分频的锁相环由于输出频率解析度很高而得到了广泛的应用。
锁相环作为频率合成的主要部件 , 由鉴相器( PD )、环路滤波器( LPF)、压控振荡器( VCO )和可编程序 N 分频器组成 。根据分频器 1/ N 取值方式的不同 , 频率合成锁相环路主要有 2 种形式 : 整数分频锁相环和小数分频锁相环 。当 N 取整数时 , 为整数分频锁相环 ; 当N 取小数时 ,为小数分频锁相环 [1] 。
1 整数分频锁相环
整数分频锁相环外接一个固定频率信号 f OS C ,经过 1/R 分频后得到鉴相频率f PD , 压控振荡器 f VCO 经过 1/ N 分频后与 f PD 鉴相 。在这个环路中 , 设频率分辨率为 f CH 。环路锁定后 ,f VCO与 f OSC之间关系如下fVCO =fOSC ×NR考虑到输出信号的相位噪声特性 , 希望尽可能提高鉴相器频率 f PD 而使 N 值最小 。因为 N 为整数 ,所以鉴相器频率 f PD 最大可以选择为频率分辨率 f CH 。鉴相器频率 f PD 的计算公式如下f PD =GCD( f OC , f CH)式中 GCD( x , y) 表示 x 和 y 的最大公约数[1] 。
2 小数分频锁相环
小数分频锁相环工作方式下 , N 设定为小数 ,可以用下式表示N = N INT +FnumFden式中 N INT表示 N 值的整数部分 , Fnum表示分子 ,Fden表示分母 。于是 , 小数分频锁相环的鉴相频率计算公式为f PD = GCD( f OSC , f CH ×Fden)比较整数和小数分频锁相环之间工作方式的不同 ,不难看出 ,整数分频锁相方式下 , 无法在单个环路实现高频率 、小步进的频率合成 ,需要通过多个环路才能实现 。而在小数分频锁相方式下则可以解决这一问题 [1] 。
⑤ 锁相频率合成器的参考时钟源为10MHz，输出频率范围为9MHz到9.5MHz，频率间隔为10kHz，1）画出电路原理框图
没接触过锁相频率合成器，只知道用定时器分频
⑥ 锁相环分频电路是不是将原来的频率几个合成一个
分频之后可以使输入的速度降低，单片机可以更好的响应，否则振荡频率巨高，信号持续的周期过短，单片机怎么响应？计数程序可以设定每采集一个信号对应着多少个频率振荡，这对现实频率的采集结果完全没有影响，而且使得单片机工作起来占用资源更少，不必过于频繁的读取外部信号。
分频顾名思义就是分的的频率，频率是在电子中例如方波信号中指每秒钟周期的次数。所谓分频就是吧周期通过一定的办法给分解了。所以，n分频就是指，原来的信号经过n的周期，新的信号跳变一次。这样20Mhz，2分频就是10mhz，5分频就是4mhz，10分频就是1mhz。晶振频率是单片机内部的，单片机里的分频指的是时钟频率的分频，而晶振震荡两次才会产生一个时钟频率。所以，先要将晶振频率二分频，得到时钟频率，然后再分频。这样，32.768khz二分频后得到16.384khz。得到1hz则需要16分频。至于后面的小数位是因为单片机中计数器或者定时器的精度限制而造成的误差，而由于数字电路接口位数基本固定，所以后面的小数位也固定的，或者很常见。
⑦ 用protues仿真锁相倍频电路（4046与4040）分频计不起作用，如何实现512次分频求高手解决！！
可以起作用的，不过c4046本身不需要外部时钟，可以设置内部时钟
⑧ 电路中 分频和倍频的原理
就是把一个频率降低几倍或升高几倍
有很多种电路可以实现
可用计数器分频，用锁相环分频或倍频
可把信号整成方波，用滤波器提出倍频信号
⑨ 为什么平方环载波提取电路需要首先进行2倍频最后再分频为何不直接就用锁相环进行载波跟踪提取，当然，
平方环用来提取载波，之所以不能直接提取，因为有些信号中根本不含有载波分量（例如双边带信号），经平方后才能产生2倍频的载波信号，是不得已而为之。
⑩ CD4046 锁相环电路。求解各元件的 值 如图 求教 C1,C2值， R1- R5的值
锁相环CD4046为数字锁相环(PLL)芯片，内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。它具有电源电压范围宽、功耗低、输入阻抗高等优点，其工作频率达1MHz，内部VCO 产生50% 占空比的方波，输出电平可与TTL电平或CMOS 电平兼容。同时，它还具有相位锁定状态指示功能。
信号输入端：允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。 PDI由异或门构成，具有三角形鉴相特性。它要求两个输入信号均为50%占空比的方波。当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率PDI由异或门构成，具有三角形鉴相特性。它要求两个输入信号均为50%占空比的方波。当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率。通常输入信噪比以及固有频差较小时采用PDI，输入信噪比较高或固有频差较大时，采用PDⅡ 。
R1 、R2、C确定VCO 频率范围。R1控制最高频率，R2控制最低频率。 R2=∞时，最低频率为零。无输入信号时， PDⅡ 将VCO调整到最低频率。
锁相环CD4046的一个重要功能是：内部压迫、控振荡器的输出信号从第4脚输出后引至第3脚输入，与从第14脚输入的外部基准频率信号和相位的比较。当两者频率相同时同，压控振荡器的频率能自动调整，直到与基准频率相同。
3脚和4脚之间可以直通，也可以把4脚压控振荡器输出的信号通过分频器送入3脚。
10脚是解调信号输出端