电路成品

A. 一个独立的集成电路成品称为什么

集成电路(integrated circuit)是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构;其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。它在电路中用字母"IC"表示。集成电路发明者为杰克·基尔比(基于锗(Ge)的集成电路)和罗伯特·诺伊思(基于硅(Si)的集成电路)。当今半导体工业大多数应用的是基于硅的集成电路。
是20世纪50年代后期一60年代发展起来的一种新型半导体器件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。其封装外壳有圆壳式、扁平式或双列直插式等多种形式。集成电路技术包括芯片制造技术与设计技术，主要体现在加工设备，加工工艺，封装测试，批量生产及设计创新的能力上。
1、BGA
(ball grid array)
球形触点阵列，表面贴装型封装之一。在印刷基板的背面按阵列方式制作出球形凸点用 以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点阵列载体(PAC)。引脚可超过200，是多引脚LSI 用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如，引脚中心距为1.5mm 的360 引脚 BGA 仅为31mm 见方；而引脚中心距为0.5mm 的304 引脚QFP为40mm 见方。而且BGA 不 用担心QFP 那样的引脚变形问题。该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有 可 能在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为1.5mm，引脚数为225。现在 也有 一些LSI 厂家正在开发500 引脚的BGA。BGA 的问题是回流焊后的外观检查。现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。 美国Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为GPAC(见OMPAC 和GPAC)。
2、BQFP
(quad flat package with bumper)
带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以 防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中 采用 此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见QFP)。
4、C－
(ceramic)
表示陶瓷封装的记号。例如，CDIP 表示的是陶瓷DIP。是在实际中经常使用的记号。
5、Cerdip
用玻璃密封的陶瓷双列直插式封装，用于ECL RAM，DSP(数字信号处理器)等电路。带有 玻璃窗口的Cerdip 用于紫外线擦除型EPROM 以及内部带有EPROM 的微机电路等。引脚中 心 距2.54mm，引脚数从8 到42。在日本，此封装表示为DIP－G(G 即玻璃密封的意思)。
6、Cerquad
表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装DSP 等的逻辑LSI 电路。带有窗 口的Cerquad 用于封装EPROM 电路。散热性比塑料QFP 好，在自然空冷条件下可容许1. 5～ 2W 的功率。但封装成本比塑料QFP 高3～5 倍。引脚中心距有1.27mm、0.8mm、0.65mm、 0.5mm、 0.4mm 等多种规格。引脚数从32 到368。
带引脚的陶瓷芯片载体，表面贴装型封装之一，引脚从封装的四个侧面引出，呈丁字形 。 带有窗口的用于封装紫外线擦除型EPROM 以及带有EPROM 的微机电路等。此封装也称为 QFJ、QFJ－G(见QFJ)。
8、COB
(chip on board)
板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与 基 板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用 树脂覆 盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术，但它的封装密度远不如TAB 和 倒片 焊技术。
9、DFP
(al flat package)
双侧引脚扁平封装。是SOP 的别称(见SOP)。以前曾有此称法，现在已基本上不用。
10、DIC
(al in-line ceramic package)
陶瓷DIP(含玻璃密封)的别称(见DIP).
11、DIL
(al in-line)
DIP 的别称(见DIP)。欧洲半导体厂家多用此名称。
12、DIP
(al in-line package)
双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种 。 DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。 引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52mm 和10.16mm 的封装分别称为skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加 区分， 只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为cerdip(见cerdip)。
13、DSO
(al small out-lint)
双侧引脚小外形封装。SOP 的别称(见SOP)。部分半导体厂家采用此名称。
14、DICP
(al tape carrier package)
双侧引脚带载封装。TCP(带载封装)之一。引脚制作在绝缘带上并从封装两侧引出。由于 利 用的是TAB(自动带载焊接)技术，封装外形非常薄。常用于液晶显示驱动LSI，但多数为 定制品。 另外，0.5mm 厚的存储器LSI 簿形封装正处于开发阶段。在日本，按照EIAJ(日本电子机 械工 业)会标准规定，将DICP 命名为DTP。
15、DIP
(al tape carrier package)
同上。日本电子机械工业会标准对DTCP 的命名(见DTCP)。
16、FP
(flat package)
扁平封装。表面贴装型封装之一。QFP 或SOP(见QFP 和SOP)的别称。部分半导体厂家采 用此名称。
17、flip-chip
倒焊芯片。裸芯片封装技术之一，在LSI 芯片的电极区制作好金属凸点，然后把金属凸 点 与印刷基板上的电极区进行压焊连接。封装的占有面积基本上与芯片尺寸相同。是所有 封装技 术中体积最小、最薄的一种。 但如果基板的热膨胀系数与LSI 芯片不同，就会在接合处产生反应，从而影响连接的可 靠 性。因此必须用树脂来加固LSI 芯片，并使用热膨胀系数基本相同的基板材料。
18、FQFP
(fine pitch quad flat package)
小引脚中心距QFP。通常指引脚中心距小于0.65mm 的QFP(见QFP)。部分导导体厂家采 用此名称。
19、CPAC
(globe top pad array carrier)
美国Motorola 公司对BGA 的别称(见BGA)。
20、CQFP
(quad fiat package with guard ring)
带保护环的四侧引脚扁平封装。塑料QFP 之一，引脚用树脂保护环掩蔽，以防止弯曲变 形。 在把LSI 组装在印刷基板上之前，从保护环处切断引脚并使其成为海鸥翼状(L 形状)。 这种封装 在美国Motorola 公司已批量生产。引脚中心距0.5mm，引脚数最多为208 左右。
21、H-
(with heat sink)
表示带散热器的标记。例如，HSOP 表示带散热器的SOP。
22、pingridarray
(surface mount type)
表面贴装型PGA。通常PGA 为插装型封装，引脚长约3.4mm。表面贴装型PGA 在封装的 底面有陈列状的引脚，其长度从1.5mm 到2.0mm。贴装采用与印刷基板碰焊的方法，因而 也称 为碰焊PGA。因为引脚中心距只有1.27mm，比插装型PGA 小一半，所以封装本体可制作得 不 怎么大，而引脚数比插装型多(250～528)，是大规模逻辑LSI 用的封装。封装的基材有 多层陶 瓷基板和玻璃环氧树脂印刷基数。以多层陶瓷基材制作封装已经实用化。
23、JLCC
(J-leaded chip carrier)
J 形引脚芯片载体。指带窗口CLCC 和带窗口的陶瓷QFJ 的别称(见CLCC 和QFJ)。部分半 导体厂家采用的名称。
24、LCC
(Leadless chip carrier)
无引脚芯片载体。指陶瓷基板的四个侧面只有电极接触而无引脚的表面贴装型封装。是 高 速和高频IC 用封装，也称为陶瓷QFN 或QFN－C(见QFN)。
25、LGA
(land grid array)
触点陈列封装。即在底面制作有阵列状态坦电极触点的封装。装配时插入插座即可。现 已 实用的有227 触点(1.27mm 中心距)和447 触点(2.54mm 中心距)的陶瓷LGA，应用于高速 逻辑 LSI 电路。 LGA 与QFP 相比，能够以比较小的封装容纳更多的输入输出引脚。另外，由于引线的阻 抗 小，对于高速LSI 是很适用的。但由于插座制作复杂，成本高，现在基本上不怎么使用 。预计 今后对其需求会有所增加。
26、LOC
(lead on chip)
芯片上引线封装。LSI 封装技术之一，引线框架的前端处于芯片上方的一种结构，芯片 的 中心附近制作有凸焊点，用引线缝合进行电气连接。与原来把引线框架布置在芯片侧面 附近的 结构相比，在相同大小的封装中容纳的芯片达1mm 左右宽度。
27、LQFP
(low profile quad flat package)
薄型QFP。指封装本体厚度为1.4mm 的QFP，是日本电子机械工业会根据制定的新QFP 外形规格所用的名称。
28、L－QUAD
陶瓷QFP 之一。封装基板用氮化铝，基导热率比氧化铝高7～8 倍，具有较好的散热性。 封装的框架用氧化铝，芯片用灌封法密封，从而抑制了成本。是为逻辑LSI 开发的一种 封装， 在自然空冷条件下可容许W3的功率。现已开发出了208 引脚(0.5mm 中心距)和160 引脚 (0.65mm 中心距)的LSI 逻辑用封装，并于1993 年10 月开始投入批量生产。
29、MCM
(multi-chip mole)
多芯片组件。将多块半导体裸芯片组装在一块布线基板上的一种封装。根据基板材料可 分 为MCM－L，MCM－C 和MCM－D 三大类。 MCM－L 是使用通常的玻璃环氧树脂多层印刷基板的组件。布线密度不怎么高，成本较低 。 MCM－C 是用厚膜技术形成多层布线，以陶瓷(氧化铝或玻璃陶瓷)作为基板的组件，与使 用多层陶瓷基板的厚膜混合IC 类似。两者无明显差别。布线密度高于MCM－L。
MCM－D 是用薄膜技术形成多层布线，以陶瓷(氧化铝或氮化铝)或Si、Al 作为基板的组 件。 布线密谋在三种组件中是最高的，但成本也高。
30、MFP
(mini flat package)
小形扁平封装。塑料SOP 或SSOP 的别称(见SOP 和SSOP)。部分半导体厂家采用的名称。
31、MQFP
(metric quad flat package)
按照JEDEC(美国联合电子设备委员会)标准对QFP 进行的一种分类。指引脚中心距为 0.65mm、本体厚度为3.8mm～2.0mm 的标准QFP(见QFP)。
32、MQUAD
(metal quad)
美国Olin 公司开发的一种QFP 封装。基板与封盖均采用铝材，用粘合剂密封。在自然空 冷 条件下可容许2.5W～2.8W 的功率。日本新光电气工业公司于1993 年获得特许开始生产 。
33、MSP
(mini square package)
QFI 的别称(见QFI)，在开发初期多称为MSP。QFI 是日本电子机械工业会规定的名称。
34、OPMAC(over molded pad array carrier)
模压树脂密封凸点陈列载体。美国Motorola 公司对模压树脂密封BGA 采用的名称(见 BGA)。
35、P－
(plastic)
表示塑料封装的记号。如PDIP 表示塑料DIP。
36、PAC
(pad array carrier)
凸点陈列载体，BGA 的别称(见BGA)。
37、PCLP
(printed circuit board leadless package)
印刷电路板无引线封装。日本富士通公司对塑料QFN(塑料LCC)采用的名称(见QFN)。引
脚中心距有0.55mm 和0.4mm 两种规格。目前正处于开发阶段。
折叠38、PFPF
(plastic flat package)
塑料扁平封装。塑料QFP 的别称(见QFP)。部分LSI 厂家采用的名称。
39、PGA
(pin grid array)
陈列引脚封装。插装型封装之一，其底面的垂直引脚呈陈列状排列。封装基材基本上都 采 用多层陶瓷基板。在未专门表示出材料名称的情况下，多数为陶瓷PGA，用于高速大规模 逻辑 LSI 电路。成本较高。引脚中心距通常为2.54mm，引脚数从64 到447 左右。 了为降低成本，封装基材可用玻璃环氧树脂印刷基板代替。也有64～256 引脚的塑料PG A。 另外，还有一种引脚中心距为1.27mm 的短引脚表面贴装型PGA(碰焊PGA)。(见表面贴装 型PGA)。
40、piggyback
驮载封装。指配有插座的陶瓷封装，形关与DIP、QFP、QFN 相似。在开发带有微机的设 备时用于评价程序确认操作。例如，将EPROM 插入插座进行调试。这种封装基本上都是 定制 品，市场上不怎么流通。
41、PLCC
(plastic leaded chip carrier)
带引线的塑料芯片载体。表面贴装型封装之一。引脚从封装的四个侧面引出，呈丁字形 ， 是塑料制品。美国德克萨斯仪器公司首先在64k 位DRAM 和256kDRAM 中采用，现在已经 普 及用于逻辑LSI、DLD(或程逻辑器件)等电路。引脚中心距1.27mm，引脚数从18 到84。 J 形引脚不易变形，比QFP 容易操作，但焊接后的外观检查较为困难。 PLCC 与LCC(也称QFN)相似。以前，两者的区别仅在于前者用塑料，后者用陶瓷。但现 在已经出现用陶瓷制作的J 形引脚封装和用塑料制作的无引脚封装(标记为塑料LCC、PC LP、P －LCC 等)，已经无法分辨。为此，日本电子机械工业会于1988 年决定，把从四侧引出 J 形引 脚的封装称为QFJ，把在四侧带有电极凸点的封装称为QFN(见QFJ 和QFN)。
42、P－LCC
(plastic teadless chip carrier)(plastic leaded chip currier)
有时候是塑料QFJ 的别称，有时候是QFN(塑料LCC)的别称(见QFJ 和QFN)。部分
LSI 厂家用PLCC 表示带引线封装，用P－LCC 表示无引线封装，以示区别。
43、QFH
(quad flat high package)
四侧引脚厚体扁平封装。塑料QFP 的一种，为了防止封装本体断裂，QFP 本体制作得 较厚(见QFP)。部分半导体厂家采用的名称。
44、QFI
(quad flat I-leaded packgac)
四侧I 形引脚扁平封装。表面贴装型封装之一。引脚从封装四个侧面引出，向下呈I 字 。 也称为MSP(见MSP)。贴装与印刷基板进行碰焊连接。由于引脚无突出部分，贴装占有面 积小 于QFP。 日立制作所为视频模拟IC 开发并使用了这种封装。此外，日本的Motorola 公司的PLL IC 也采用了此种封装。引脚中心距1.27mm，引脚数从18 于68。
45、QFJ
(quad flat J-leaded package)
四侧J 形引脚扁平封装。表面贴装封装之一。引脚从封装四个侧面引出，向下呈J 字形 。 是日本电子机械工业会规定的名称。引脚中心距1.27mm。
材料有塑料和陶瓷两种。塑料QFJ 多数情况称为PLCC(见PLCC)，用于微机、门陈列、 DRAM、ASSP、OTP 等电路。引脚数从18 至84。
陶瓷QFJ 也称为CLCC、JLCC(见CLCC)。带窗口的封装用于紫外线擦除型EPROM 以及 带有EPROM 的微机芯片电路。引脚数从32 至84。
46、QFN
(quad flat non-leaded package)
四侧无引脚扁平封装。表面贴装型封装之一。现在多称为LCC。QFN 是日本电子机械工业 会规定的名称。封装四侧配置有电极触点，由于无引脚，贴装占有面积比QFP 小，高度 比QFP 低。但是，当印刷基板与封装之间产生应力时，在电极接触处就不能得到缓解。因此电 极触点 难于作到QFP 的引脚那样多，一般从14 到100 左右。 材料有陶瓷和塑料两种。当有LCC 标记时基本上都是陶瓷QFN。电极触点中心距1.27mm。
塑料QFN 是以玻璃环氧树脂印刷基板基材的一种低成本封装。电极触点中心距除1.27mm 外， 还有0.65mm 和0.5mm 两种。这种封装也称为塑料LCC、PCLC、P－LCC 等。
47、QFP
(quad flat package)
四侧引脚扁平封装。表面贴装型封装之一，引脚从四个侧面引出呈海鸥翼(L)型。基材有 陶 瓷、金属和塑料三种。从数量上看，塑料封装占绝大部分。当没有特别表示出材料时， 多数情 况为塑料QFP。塑料QFP 是最普及的多引脚LSI 封装。不仅用于微处理器，门陈列等数字 逻辑LSI 电路，而且也用于VTR 信号处理、音响信号处理等模拟LSI 电路。引脚中心距 有1.0mm、0.8mm、 0.65mm、0.5mm、0.4mm、0.3mm 等多种规格。0.65mm 中心距规格中最多引脚数为304。
日本将引脚中心距小于0.65mm 的QFP 称为QFP(FP)。但现在日本电子机械工业会对QFP 的外形规格进行了重新评价。在引脚中心距上不加区别，而是根据封装本体厚度分为 QFP(2.0mm～3.6mm 厚)、LQFP(1.4mm 厚)和TQFP(1.0mm 厚)三种。
另外，有的LSI 厂家把引脚中心距为0.5mm 的QFP 专门称为收缩型QFP 或SQFP、VQFP。 但有的厂家把引脚中心距为0.65mm 及0.4mm 的QFP 也称为SQFP，至使名称稍有一些混乱 。 QFP 的缺点是，当引脚中心距小于0.65mm 时，引脚容易弯曲。为了防止引脚变形，现已 出现了几种改进的QFP 品种。如封装的四个角带有树指缓冲垫的BQFP(见BQFP)；带树脂 保护 环覆盖引脚前端的GQFP(见GQFP)；在封装本体里设置测试凸点、放在防止引脚变形的专 用夹 具里就可进行测试的TPQFP(见TPQFP)。 在逻辑LSI 方面，不少开发品和高可靠品都封装在多层陶瓷QFP 里。引脚中心距最小为 0.4mm、引脚数最多为348 的产品也已问世。此外，也有用玻璃密封的陶瓷QFP(见Gerqa d)。
48、QFP
(FP)(QFP fine pitch)
小中心距QFP。日本电子机械工业会标准所规定的名称。指引脚中心距为0.55mm、0.4mm 、 0.3mm 等小于0.65mm 的QFP(见QFP)。
49、QIC
(quad in-line ceramic package)
陶瓷QFP 的别称。部分半导体厂家采用的名称(见QFP、Cerquad)。
50、QIP
(quad in-line plastic package)
塑料QFP 的别称。部分半导体厂家采用的名称(见QFP)。
51、QTCP
(quad tape carrier package)
四侧引脚带载封装。TCP 封装之一，在绝缘带上形成引脚并从封装四个侧面引出。是利 用 TAB 技术的薄型封装(见TAB、TCP)。
52、QTP
(quad tape carrier package)
四侧引脚带载封装。日本电子机械工业会于1993 年4 月对QTCP 所制定的外形规格所用 的 名称(见TCP)。
53、QUIL
(quad in-line)
QUIP 的别称(见QUIP)。
54、QUIP
(quad in-line package)
四列引脚直插式封装。引脚从封装两个侧面引出，每隔一根交错向下弯曲成四列。引脚 中 心距1.27mm，当插入印刷基板时，插入中心距就变成2.5mm。因此可用于标准印刷线路板。是 比标准DIP 更小的一种封装。日本电气公司在台式计算机和家电产品等的微机芯片中采 用了些 种封装。材料有陶瓷和塑料两种。引脚数64。
55、SDIP
(shrink al in-line package)
收缩型DIP。插装型封装之一，形状与DIP 相同，但引脚中心距(1.778mm)小于DIP(2.54 mm)，
因而得此称呼。引脚数从14 到90。也有称为SH－DIP 的。材料有陶瓷和塑料两种。
56、SH－DIP
(shrink al in-line package)
同SDIP。部分半导体厂家采用的名称。
57、SIL
(single in-line)
SIP 的别称(见SIP)。欧洲半导体厂家多采用SIL 这个名称。
58、SIMM
(single in-line memory mole)
单列存贮器组件。
59、SIP
(single in-line package)
单列直插式封装。
60、SK－DIP
(skinny al in-line package)
DIP 的一种。指宽度为7.62mm、引脚中心距为2.54mm 的窄体DIP。通常统称为DIP(见 DIP)。
61、SL－DIP
(slim al in-line package)
DIP 的一种。指宽度为10.16mm，引脚中心距为2.54mm 的窄体DIP。通常统称为DIP。
62、SMD
(surface mount devices)
表面贴装器件。
64、SOI
(small out-line I-leaded package)
I 形引脚小外型封装。
65、SOIC
(small out-line integrated circuit)
SOP 的别称(见SOP)。国外有许多半导体厂家采用此名称。
66、SOJ
(Small Out-Line J-Leaded Package)
J 形引脚小外型封装。
67、SQL
(Small Out-Line L-leaded package)
按照JEDEC(美国联合电子设备工程委员会)标准对SOP 所采用的名称(见SOP)。
68、SONF
(Small Out-Line Non-Fin)
无散热片的SOP。
69、SOP
(small Out-Line package)
小外形封装。
70、SOW
(Small Outline Package(Wide-Jype))
宽体SOP。部分半导体厂家采用的名称。

B. 一个独立的集成电路成品，我们通常称它为什么

一个独立的集成电路成品，我们通常称它为芯片。

C. 什么叫半成品电路

就是我们说的板，像
电脑主板
，电视大板，功放板等，是有元件组成的部分电路，再由它们组装成成品机，这样只要那部分电路坏了，买块板插上机器就修好了。

D. 电路板如何做成成品出售的

你可以找专业的电子厂来帮助设计加工

E. 如何提高集成电路成品率

面向高成品率设计的EDA技术

成品率下滑已成为当今纳米集成电路设计中面临的最大挑战之一。如何在研发高性能IC同时保证较高的成品率已成为近年来学术界及工业界关注的热点问题。一芯片成品率在电子产品生产中，成品率问题由于与生产成本以及企业利润直接相关，一直以来受到业界的广泛关注。如果产品的成品率过低，将会使生产成本陡然上升，不仅造成企业利润减少，而且还会降低产品的市场竞争力，甚至造成整个产品项目的失败。成品率问题的重要性同样也体现在作为电子产品及IT产业的支撑产业——集成电路(IC)的设计和生产中。而且，在IC的设计和生产中成品率问题显得更加突出，这主要与IC设计及制造的特点有关。首先，集成电路生产工艺十分复杂，一个芯片的产生往往要经过几十甚至上百道工艺步骤，生产周期较长，在整个制造过程中任何一个工艺步骤上的偏差都将会对产品成品率造成影响。其次，集成电路生产的投资巨大，一条普通生产线往往需上亿美元，先进生产线的造价更是惊人。如果流片的成品率过低（30%以下），将缺乏市场竞争力，难以付诸批量生产。成品率问题目前已成为影响IC设计及制造企业投资风险的关键因素之一。因此，许多IC开发项目甚至不惜适当降低IC的性能指标来满足成品率的要求，这样至少可以使产品进入市场收回投资。近年来，IT产业的迅猛发展，为了追求IT产品的高性能及便捷性，IC规模不断扩大，特征线宽不断缩小，当前国际上CMOS的主流工艺已由几年前0.25μm降至0.10μm以下。90纳米及60纳米生产线正在成为下一代主流生产线，而成品率下滑已成为当今纳米集成电路设计中面临的最大挑战之一。而且，随着无线产品的大量应用，对带宽及器件响应速度也提出了更高的要求，高性能的射频集成电路及微波单片集成电路（RFIC、MMIC）的研发以及新材料、新工艺、新器件的大量采用为IC设计带来了前所未有的挑战。这些因素大大增加了IC制造过程中的不确定性，使得IC产品的成品率更加难以控制。由于成品率问题的重要性，在当前的IC研发中，对成品率问题的考虑已渗透到IC设计制造的各个阶段。如何在研发高性能IC同时保证较高的成品率已成为近年来学术界及工业界关注的热点问题。二借助EDA技术提高成品率影响IC成品率的因素有很多，但主要来自两个方面:第一是工艺线水平、材料特性及环境的影响。在IC制造过程中如果工艺线不稳定，将会导致制造结果与设计的偏差，使成品率降低。同时，不同材料有着不同的加工工艺，加工难度也不一样，材料特性也是影响成品率的重要因素。而环境因素如温度、湿度等也会对IC的品质造成影响，从而引起成品率降低。在工艺方面最突出的就是缺陷对成品率的影响。缺陷是由于IC工艺线不稳定，使理想的IC结构发生变化，如金属条变形、粉尘颗粒与冗余物的出现等。针对这些问题主要通过改进、调整工艺线、进行工艺过程控制（SPC）来解决。第二是来自设计方面的影响。如果在IC设计中参数设计不合理，则会导致IC性能上的缺陷，造成成品率过低。同样在结构设计方面的不合理也会造成成品率问题。针对此类问题主要通过改进参数及结构设计，增加冗余结构设计等方法改善成品率。除了工艺线的调整与控制需完全在制造阶段考虑外，其他有关成品率问题都可在IC设计阶段予以解决或者改善。由于在设计阶段对成品率的问题进行充分考虑，可以有效避免成品率问题带来的风险，因此面向高成品率设计的EDA技术日益受到的重视。目前，无论在工艺方面还是设计方面就利用EDA技术提高成品率设计提出了许多有效的方法。这些方法主要的目的是解决以下三个问题：1.减小设计与制造间的误差。主要是指由于工艺、材料、环境等因素的影响造成的误差，主要通过改进工艺线、改善材料及环境、提高模型精度（建立考虑多种因素的元器件仿真模型）等达到使设计参数与加工后的参数基本一致。例如，在超深亚微米工艺下利用统计学技术，通过对测试数据进行统计学分析及MonteCarlo仿真，针对参数偏差及失效点（缺陷）的统计分布特点建立统计学模型，以及在此基础进行灵敏度分析、成品率分析、优化以有效提高成品率；又如利用OPC（光学校正）技术，可对在光刻过程中产生的与原设计不一致的不规则几何图形进行校正，以减小与原设计的误差。再如超深亚微米工艺下，随着频率提高、特征尺寸减小带来互连线的各种高频效应，由此产生了信号完整性等许多复杂的问题，导致设计参数的偏离。建立有效的互连线模型和实现互连线网快速模拟，这也是面向高成品率设计目前亟待解决的一个重要问题。2.成品率估计。即在投片生产之前，根据工艺及设计的具体情况，利用EDA工具对成品率进行预测，如果成品率达不到预定指标，则需采取进一步改进设计、调整工艺等措施，提高成品率，降低投资风险。如在超大规模集成电路（VLSI）设计中，为了避免工艺缺陷对成品率的影响，通过对缺陷的统计分布情况进行分析，从中得出成品率估计结果。3.成品率优化。在成品率较低的情况下，采用一些工具对成品率结果进行优化（主要指对设计的优化）。如：设计中心法（DesignCentering），通过将设计参数值调整到参数值分布区域的中心，以避免工艺中的随机扰动引起的对电路性能的影响，从而使成品率提高。三常用成品率设计算法目前成品率分析及优化的方法大致可分为两类，一种是数值方法，根据电路方程的特点对成品率进行估算及优化，具有运算速度快、估计结果精确的特点，但是其灵活性差，难以应用于复杂电路中；另一种是统计方法，主要是MonteCarlo方法及其改进方法，这种方法简单灵活，可用于复杂电路的成品率分析及优化，但是其准确性依赖于仿真模型的准确性及仿真次数，而且其运算效率也与模型的复杂程度及仿真次数有关。1.数值方法基于数值算法（国外有的文献也称之为几何算法）的成品率分析及优化技术的研究早在上世纪六七十年代已开展了大量研究，当时主要是针对电路中的成品率问题及容差分析等问题。随着集成电路的出现，这些算法大多数也沿用于集成电路成品率的分析与优化中。数值方法具有运行效率高、计算精确等特点，目前仍在IC设计中具有重要的地位。基于数值方法的成品率分析算法的基本原理是：根据电路设计的性能指标及电路方程，计算出可以接受的电路（符合成品指标的电路）其设计参数的分布区域（以下简称可接受区），然后通过比较可接受区与电路设计参数在制造过程的误差范围的分布区（简称参数分布区），得出对当前设计参数下成品率的估计值，如果成品率过低，可以通过调整设计参数值，改变参数分布区，以提高成品率（成品率优化）。数值方法的原理虽然简单，但是在实际的电路设计中，存在许多问题：一是参数维数问题，电路参数往往多达几十甚至上百个，要分析求解的可接受区域及参数分布区是一个超椭圆（Hyperellipsoid），随着电路参数的增加，电路分析的工作量成几何指数增长，这为成品率的最终分析求解带来很大困难。二是电路方程的复杂性，随着IC性能指标的提高，及新材料、新器件的应用，在分析中需考虑的因素也越来越多，如：耦合、色散、趋肤效应等，电路方程的求解难度大大增加，这可能导致最终的成品率问题无法求解。当然，可以采用一些简并公式和简化方法进行处理，但是这将使成品率分析及优化结果的准确性在成品率问题中主要注重准确性，即结果与实际的一致性，而不是精确性，即对精度要求并不太严格）大打折扣。三是响应函数的形状问题，在成品率优化中，目前主要采用牛顿法、最小二乘法及其改进算法等，针对响应函数呈凸状时，可以较快收敛，得到优化结果，而不适用于响应函数呈凹状的情况。目前在成品率分析及优化中常用的算法有线性切割法、单纯形逼近法、模拟退火法、拉丁方法、椭圆法（Ellipsoidaltechnique）等。近年来，由于IC技术的飞速发展，依靠纯数值方法进行成品率的分析与优化方法，特别是在遇到高阶微分方程求解及物理效应分析时，已经力不从心，在许多应用中受到了限制。随着计算机技术的发展，建模仿真技术的大量应用，基于统计学技术的IC成品率分析优化工具逐渐[工业电器网-cnelc]成为现在EDA中的主流成品率工具。2.统计学方法（统计设计方法）基于统计学的成品率分析及优化算法（在有的文献中称之为统计设计方法）的核心是蒙特卡罗（MonteCarlo）方法。蒙特卡罗方法又称为计算机随机模拟方法，是一种基于“随机数”的计算方法。这一方法源于美国在第一次世界大战中研制原子弹的“曼哈顿计划”。该计划的主持人之一，数学家冯·诺伊曼用驰名世界的赌城——摩纳哥的MonteCarlo——来命名这种方法，为它蒙上了一层神秘色彩。其实MonteCarlo方法的基本思想很早以前就被人们所发现和利用，早在17世纪，人们就知道用事件发生的“频率”来决定事件的“概率”。19世纪人们用投针试验的方法来决定圆周率л。上世纪40年代电子计算机的出现，特别是近年来高速电子计算机的出现，使得用数学方法在计算机上大量、快速地模拟这样的试验成为可能。科技计算中的问题比这要复杂得多。比如金融衍生产品（期权、期货、掉期等）的定价及交易风险估算，问题的维数（即变量的个数）可能高达数百甚至数千。对这类问题，难度随维数的增加呈指数增长，这就是所谓的“维数的灾难（CourseDimensionality）”，传统的数值方法难以对付(即使使用速度最快的计算机)。MonteCarlo方法能很好地用来对付维数的灾难，因为该方法的计算复杂性不再依赖于维数。从而使得以前那些本来是无法计算的问题现在也能够得到解决。以前，有许多电路成品率方法是建立在非线性规划的基础上的，如:线性切割法、单纯形逼近法等。这些方法将成品率问题转化为求解约束极值问题，虽然在数学模型建立方面相对比较简单，但是计算上十分繁复。随着电路产品规模的扩大，参与计算的电路参数越来越多，约束函数越来越复杂，这些方法已不适于电路成品率的计算。随着计算机技术的迅速发展，在上个世纪六七十年代出现了一种新的电路成品率分析方法——蒙特卡罗成品率分析方法。这种方法根据蒙特卡罗方法的基本思想，通过计算机随机模拟来计算电路产品的成品率，对于规模较大且比较复杂的电路可在较短的时间内得出分析结果，从而大大地提高了电路成品率分析的效率。蒙特卡罗成品率分析方法至今仍然是一种普遍应用的电路成品率分析方法。按蒙特卡罗法求出的成品率仅为实际成品率的近似统计估值，而且这一近似统计估值与参数抽样规模的大小有关。抽样规模越大，统计估值越精确。一般，为获得合理的估值，需要进行上百次乃至千次试验。这对大规模电路网络来说，电路分析所花费的计算成本是相当可观的，这一点往往限制了蒙特卡罗法的应用范围。单纯应用蒙特卡罗法得不到最佳成品率、最佳额定参数及最佳容差。尽管如此，在电路的统计设计中，蒙特卡罗法仍是一个最基本的方法，并且具有显著的优点，如：虽然计算精度与抽样规模成平方关系，但抽样规模与待求参数的数量无关；方法本身比较简单，易于编程；蒙特卡罗法与产品的可接受区的形状即是否为凸域无关，这对于将此方法应用到成品率的最优化问题无疑是一优点。由于上述优点，蒙特卡罗法至今在电路统计设计中仍然是被人们普遍应用的、强有力的方法。基于蒙特卡罗方法的成品率算法的基本原理：首先根据电路中参数的特点对参数分布情况进行假设（一般是具有特定参数的正态分布），利用计算机伪随机数算法产生一批服从于假设分布的样本点，将样本点值代入电路仿真模型，进行电路仿真，通过比较仿真结果与预定的成品合格指标，对合格样本点进行统计，那么合格样本点数与总样本点数的比值就是成品率的估计值。虽然蒙特卡罗方法原理比较简单，但是在实际应用中需要解决以下几个关键问题：2.1.假设分布与实际分布的一致性。由于电路参数的实际分布需要通过大量的测试才能获得，所以在实际应用中往往采用假设分布代替实际分布，那么假设分布状况与实际分布的偏差大小成为成品率估计准确性的关键。而且实际应用中往往采用改进算法，这些算法大多根据假设的分布情况进行推导，以减少仿真次数。如果假设分布与实际分布之间差别较大，可能使最终成品率估计结果出现错误。2.2.仿真次数。目前在一般的基于蒙特卡罗的成品率分析中仿真次数为200次～2000次。由于蒙特卡罗方法的精度与仿真次数的平方成正比，也就是说仿真次数越多，成品率估计越准确。然而，随着仿真次数的增加，整个成品率分析的时间大大增加。尤其是针对比较复杂的电路，仿真一次时间较长，可能造成一次成品率分析需要几天的时间，这为后面的成品率改进工作带来极大的不便。仿真次数问题是影响成品率分析算法性能的关键问题，目前主要从两个方面解决，一是通过设计抽样策略，通过对挑选具有参数分布特征的样本点进行仿真，以减少仿真次数，如：系统抽样法、重要抽样法等。另一种方法通过减少单次仿真时间来提高成品率分析效率，主要是根据电路的仿真模型的特征，构建快速模型代替原模型进行仿真，如：采用人工神经网络方法、模糊逻辑方法、统计模型等。2.3.模型精确性问题。EDA工具是建立在电路元器件模型的基础上的，模型的精确性直接影响到仿真结果的精确性，同样在成品率分析中，如果模型精度较差，则会造成分析结果不准确，甚至是错误的结果。由于统计设计方法具有不受电路特征限制、方法简单灵活、计算准确等特点，已成为面向高成品率设计EDA技术中的重要组成部分，当前许多国际上著名的大型EDA工具软件如：AgilentADS、Cadence、Synopsys等都集成了专门的统计学工具包或统计设计工具模块，以满足高成品率设计的要求。随着集成电路技术的发展，设计难度的增大，基于统计设计方法的面向高成品率设计EDA技术将在IC设计中具有更好的用武之地。四发展前景随着IC研发及制造企业的竞争日趋激烈，成品率问题作为影响企业经济效益的关键因素，已成为IC设计及制造企业提高产品市场竞争力的重要砝码。目前在许多大型的IC设计及制造企业配有专门的成品率团队。而且出现了许多以解决成品率问题的集成电路设计服务公司。如PDFSolutions公司就是一家专为晶圆厂和代工厂提供成品率优化解决方案的供应商，而且目前正有意向EDA领域拓展，并推出了一种工具pDfx，它可在数字IC设计过程的物理综合阶段改善设计并提高成品率，预计该软件的年使用费为15万美元。EDA工具开发方面更是掀起一股热潮，自2002年以来几乎每年都有新的成品率EDA工具发布，如：2003年ChipMD公司推出成品率优化工具软件DesignMD，可根据加工数据统计和操作条件调整模拟/混合信号器件晶体管的尺寸，使成品率提高30%，性能提高50%。该软件可运行在Unix和Linux平台下，其一年使用期的定价为5万美元。而且近年来许多老牌的EDA公司Cadence、Synopsys等也纷纷推出成品率优化工具包，如：Cadence公司推出的EncounterDiagnostics工具，Silvaco公司推出的SPayn等。而且值得一提是一些小型EDA公司单纯以DFY(DesignforYield)统计设计工具为产品，取得十分喜人的市场业绩，如：ZKOM公司的CrystalYield,ChipMD公司的DesignMD等，由此可见基于统计技术的DFY技术备受业界推崇，而且统计DFY-EDA具有较好的市场前景。面向高成品率设计的EDA工具已成为EDA软件业一个新的增长点。目前国内在这方面已开展了相当多的研究，如西安电子科技大学在缺陷导致的IC功能成品率问题方面的研究、浙江大学在利用光学校正技术（OPC）改善IC成品率的研究等都取得较好的成果。但是由于我们国内EDA软件产业发展起步较晚，目前国内具有自主知识产权的商用面向高成品率设计的EDA工具尚不多见。我国集成电路产业正处于高速发展阶段，当前进一步开展面向高成品率设计的EDA技术研究以及完善EDA工具软件的研制对提升我国集成电路技术水平及IC设计制造企业竞争力具有十分重要的意义，而且对我国EDA软件产业的发展也具有巨大的推动作用。

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晶片内芯片布局对成品率的影响

通常,在晶片内芯片布局设计中总是要想办法使每片晶片内含有最大的芯片数,从而具有最高的芯片生产率。然而芯片生产输出产量还会受到很多其它因素的影响,特别是会受到分步重复曝光机的曝光时间和在探针台上的测试的次数的影响。这就意味着这种晶片内芯片的某种布局策略不一定会得到最高的成品率。WaferYield Inc.公司总结了16家集成电路制造企业的生产情况,经研究发明出了一种较好的晶片内芯片布局方法,它能提高芯片成品率从而提高产量输出。用这种方法可以使芯片成品率提高6%。

WaferYield公司总裁兼CEO的 Ron Sigura说：“我们发现,在一片晶片上用两种不同的芯片布局方法可以设计得到相同的芯片数目,但分步重复曝光机的产量输出的差别可以高达18%。”他解释说,平均而言分步重复曝光或扫描曝光机设备平均7%的产能是用于生产位于晶片边缘处占芯片总数1%的芯片,而这些芯片的成品率很小。他们公司的WAMA (Wafer Mapping) 曝光场区/芯片区 布局系统能综合考虑成品率、曝光机和测试设备的生产效率、投资成本和回报等因素,对各项参数能进行整体的优化,最后得到最优的芯片布局结果。“这种平衡式的布局方法可能不会使每片晶片上的芯片数目达到最大化,但是它将使整体的成品率和生产效率达到最大化。”

这一研究方法显示,大约有一半的公司采用人工布局方法,而另一半的公司则使用内部软件来布局,使晶片上的芯片数最大化。在少数情况下,还会采用使Reticle内曝光场区总数最小化的排布策略。这种方法的出发点是假设所有Reticle曝光场区用到数目相同的掩摸版。然而,如WaferYield主席兼首席技术官Eitan Cadouri所说,今天,这种方法不再是正确的了,因为有些Reticle的曝光区域只包含CMP层（3到7层掩膜）,而其它Reticle区域则包含了一 套完整的掩膜版（16~30层掩膜）。CMP区所需要的曝光时间要比其他区域所需要的曝光时间少得多。此外,Cadouri还认为不是所有区域的曝光时间都是完全相同的。“在有些情况下要使用Blading技术,而Blading一个Reticle区域要比正常的区域花更长的时间。“我们对分步重复曝光时间的模拟结果显示,即使芯片数目完全一样,不同的布局方法其步进曝光所需要工艺时间也会有4~18%的差别。

在分步重复曝光机的曝光方面,他们对晶片边缘处一些芯片的曝光时间进行了重新评估,发现可以对提高部分生产效率起到一定的作用。例如,如果分步重复曝光机的曝光光场一次能曝光4个芯片的话,在晶片边缘处进行曝光时,套准过程可能会花费更长的时间,或许其中的一两个芯片对成品率毫无贡献,因为只有部分Reticle的图形在晶片内。

至于测试方面,通常都是用户先做好晶片内芯片的测量布局,然后生成相应的测试布局图。而WAMA软件却能把测试时的一些限制条件,在产生晶片测试布局图时就事先考虑进去。

或许这种布局策略最大的优点是不需要改变任何生产工艺。它支持所有芯片制造商所使用的分步重复曝光机和扫描曝光机,并能帮助工程师对设计、制造、封装和测试各个环节的操作。

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基于形态学和线性规划方法的成品率增强方法

号上每一点处对应结构元素的最大值;而灰度腐蚀是将结构元素紧贴在信号下方“滑动”，其原点刻画出的轨迹。他们分别记为：f⊕g,fg。对灰度图像的膨胀(或腐蚀)操作有两种效果:如果结构元素的值都为正的，则输出图像会比输人图像亮(或暗);根据输人图像中暗(或亮)细节的灰度值以及它们的形状相对于结构元素的关系，它们在运算中被消减或被除掉。灰度形学中的开闭运算都可以用来提取特征或平滑图像。灰度图像的开运算可以去掉图像上与结构函数的形态不相吻合的凸结构，同时保留那些相吻合的凸结构;而闭运算则会填充那些图像上与结构函数不相吻合的凹结构，同时保留那些相吻合的凹结构。

第五章 关键面积方法研究 21

第五章 关键面积方法研究

本章首先讨论了关键面积概念和对成品率研究的意义，然后研究了现有的开路、短路关键面积基础模型，分析了其不足之处并提出了改进的关键面积应用模型，在此基础上设计了关键面积提取算法。最后研究了故障敏感度分析方法，论述了MC方法和关键面积方法在故障敏感度分析中的统一性。

5.1 关键面积方法概述

集成电路对制造缺陷的敏感程度可用关键面积(Critical
Area)来描述，一般认为关键面积的定义是：集成电路芯片上出现缺陷时必定导致电路产生故障的特殊区域的面积。利用关键面积的概念，某一类制造缺陷在芯片上引起的平均故障数可以表示为：

??Aav?D

积，D是该类缺陷的平均缺陷密度。Aav可以表示为: (3.1) 其中λ是该类制造缺陷在芯片上引起的平均故障数，Aav是该类缺陷的平均关键面

(3.2) Aav??A(R)h(R)dRR0R其中A(R)是粒径为的 缺陷在芯片上的关键面积，h(R)是该类缺陷的粒径分布函RM

数，R0表示版图最小线宽，RM为最大缺陷粒径。关键面积的提出隐含了一个重要的概念：制造过程中当一个粒径为R的缺陷出现在芯片上时，该缺陷并不一定导致电路产生故障，能否导致故障取决于其位置是否在构成关键面积的特殊区域中。

a.缺陷落在关键区域中形成故障 b.缺陷不在关键区域中不导致故障

图3.1导致电路故障的关键区域示意图

关键面积决定缺陷是否导致故障的情形如图3.1所示

22 基于形态学和线性规划方法的成品率增强方法

5.2关键面积基础模型研究

制造缺陷有很多种，但对电路产生的功能故障主要可分为导体层上的线条开路、短路以及导体层间的短路，其中开路故障主要由导体丢失物缺陷引起，而短路故障主要由导体冗余物缺陷引起，层间的短路主要有针孔缺陷等引起。根据每一种缺陷产生故障的机理，需要相应的建立各种缺陷的关键面积模型。

图 3.2 Y×X的芯片上一条长L宽W的金属线

5.2.1 开路关键面积基础模型

考虑如图3.2所示的简单版图模式，一条长为L、宽为W(L>W)的金属线淀积

Rc=R-W Ac(R)=(R-W)L

2W≤R W<R<2W

图3.3 长金属线开路关键区域

第五章 关键面积方法研究 23

于长为Y(Y?L)、宽为X的绝缘衬底上，考虑丢失物缺陷对该金属造成开路的影响。丢失物缺陷要引起金属线条开路必须满足两个条件，第一，缺陷圆粒径必须大于等于线条宽度；第二，缺陷圆的圆心必须落在如图3.3所示的阴影区域中。当这两个条件都满足时，使缺陷圆心必须位于一个长为L、宽为Rc的区域中，并且使金属线条完全断开，这种情况下Rc可和Ac(R)可表示为:

Rc?R?WAc(R)?Rc?L(3.3)

?(R?W)L

定义故障区域宽度Rc与芯片宽度W之比为故障核(相当于归一化故障率)，记为K(R?W)。这样，Ac(R)可表示为:

Ac(R)?AchipK(R?W)

(3.4)

图 3.4 长金属线开路故障核

其中Achip表示芯片面积。长金属线的故障核如图3.4所示，故障核可表示为:

?0,??R?WK(R?W)??,

?X

??1,0?R?WW?R?W?XR?W?X(3.5)

24 基于形态学和线性规划方法的成品率增强方法

图3.5 长金属线的开路故障核特性
由故障核可知，当R小于W时，丢失物缺陷是不能导致金属线开路的，即故障率为0，当R?W?X时，说明缺陷粒径比芯片宽度还大，则电路故障率达到最大。由(3.4)得到关键面积为:

0?R?W?0,(3.6) ?Ac(

R)??L(R?W),W?R?W?X

?X?Y,R?W?X?当多条金属线的开路情形时，如图3.6所示的两条相邻金属线条，在缺陷小于

(2W?S)时，关键区域等于两条金属线关键区域之和，但当缺陷粒径大于(2W?S)时，故障区域之间出现重叠区域，如图3.8所示，重叠区域长度xov?R?(2W?S)，

则故障区宽度为: (3.7) Rc?

2(R?W)?xov

图 3.6 具有两条导电线条的布线单元图

F. 成品PCB板有毒吗

“在PCB生产过程中是有毒的，中间的沉铜,电镀都是化学药水反映做成的，所以在生产过程中挥发到空气中的气体是有毒的，所以一般在电镀车间，员工都有带防毒口罩的。

根据电路层数分类：分为单面板、双面板和多层板。

常见的多层板一般为4层板或6层板，复杂的多层板可达十几层。多层板（Multi-Layer Boards），它大大增加了可以布线的面积。多层板用上了更多单或双面的布线板。多层板使用数片双面板，并在每层板间放进一层绝缘层后黏牢（压合）。

板子的层数就代表了有几层独立的布线层，通常层数都是偶数，并且包含最外侧的两层。常见的一般是4到8层的结构，不过从技术上是可以做到近100层的PCB板。

(6)电路成品扩展阅读：

PCB的历史

印制电路板的发明者是奥地利人保罗·爱斯勒（PaulEisler），他于1936年在一个收音机装置内采用了印刷电路板。1943年，美国人将该技术大量使用于军用收音机内。1948年，美国正式认可这个发明用于商业用途。自20世纪50年代中期起，印刷电路版技术才开始被广泛采用。

在印制电路板出现之前，电子元器件之间的互连都是依靠电线直接连接实现的。而现在，电路面板只是作为有效的实验工具而存在；印刷电路板在电子工业中已经占据了绝对统治的地位。

G. pcb电路板成品后线路显影不净和二铜的电镀锡不良怎么区分！那位大大指点一二 非常感谢！

在没有去现场调查历史品质检查记录的情况下，可以安排一下两个步骤进行确认：
1）观察缺陷分布，集中在某一面或出现缺陷的位置与电镀时的高低电位区域之间不存在规律或存在条状、带状分布，多半与显影不净有关。
2）切片分析：
——显影不净情况下，有残留菲林胶体在板面，在电镀的时候会影响到电镀镀铜，按你描述的情况，很严重，若是显影不净造成的，那么整个镀铜过程中，胶体都在，那么胶体边缘部分会因为周围的镀铜厚度增长而延伸，扣起来，在后面的镀锡-》去膜-》蚀刻过程中，这个边缘部分会形成一个小小突起，向着无铜的区域，特别在密集线路、PAD 的位置，更容易在切片观察到此特征。
——镀锡不良情况下，则不同，按你描述的情形，属于镀锡不上，或锡偏薄，锡没起到保护需要保护的铜层图形不受到蚀刻药水侵蚀的作用，这种情形下，切片观察到的情形，二铜完全没有包住一铜，呈沙滩状。其次，若因电位分布异常导致的，那么应该集中在低电位区域，缺陷分布与电位势高低分布规律 会基本吻合。

当然切片分析只是一种手段，到现场调查实际情况，会得到更多的线索，有时候解决问题反而来得更快。

H. pcb电路板成品清洗线板子经吸干段海绵辊，冷风吹，烘干段后有水渍，如何解决

你们是不是速度开太快了，调整一下速度，看一下是不是吸水海绵干了，洗双面板跟单面板的速度要调整。
更换一下吸水海绵，检查一下你们的烘干段的风刀，看是不是哪里堵了。

I. 这个电路怎么做怎么做成成品啊

如果只是单纯的小制作，用万能板搭接制作就行了，电路很简单，元器件也很少，2小时就搞定了……

J. 电路板干什么用的 什么地方需要用到，各种各样的电路板做什么的

1.电路板内部其实相当于好多电线，把各个元件连接，有并联，有串联。这样做是为了方便，也容易制作和更换元件
2.PCB有很多不同的分类，于是就有铝基板,高频板,单面板，多面板等等。用到PCB板的电器很多哦
比如电视机
电冰箱
空调
手机
音响等等
以及MP3
GPS。需要搭建电路的都要用PCB
3.如果想做PCB的话，推荐你去一个地方。华强PCB。
PCB打样市场分布
PCB打样的需求群体主要集中在电子产品较为发展的地区，主要有深圳、北京、上海、苏州、杭州、西安、成都、长沙等城市。
PCB打样最好的厂家
目前行业内最好的PCB打样厂家是深圳华强集团旗下的华强PCB
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