进位链电路

Ⅰ 基于FPGA的可编程定时器/计数器8253的设计与实现

基于FPGA的可编程定时器/计数器8253的设计与实现
摘??? 要：本文介绍了可编程定时器/计数器8253的基本功能，以及一种用VHDL语言设计可编程定时器/计数器8253的方法，详述了其原理和设计思想，并利用Altera公司的FPGA器件ACEX 1K予以实现。
关键词：FPGA；IP；VHDL

引言
在工程上及控制系统中，常常要求有一些实时时钟，以实现定时或延时控制，如定时中断，定时检测，定时扫描等，还要求有计数器能对外部事件计数。要实现定时或延时控制，有三种主要方法：软件定时、不可编程的硬件定时、可编程的硬件定时器。其中可编程定时器电路的定时值及其范围可以很容易地由软件来确定和改变，功能较强，使用灵活。Intel的定时器／计数器为可编程定时器PIT，型号为8253，改进型为8254，就是为完成上述功能而设计出来的一种电路。
随着ASIC的发展，在实际工程中通用的8253PIT芯片表现出如下的不足：1. 计数频率不够，8253计数速率最高2MHz，即使是其改进型8254也往往不能满足一些需要较高计数频率的工程。2. 8253PIT没有复位信号，输出的初始状态不受控制。针对8253的这些局限性，在实际工程中往往需要重新设计8253，并把8253的部分功能作为一个独立的IP模块嵌入到设计中，以实现完成某种特定功能的ASIC。

8253的基本功能和内部结构
主要功能
* 每片内部包含有3个独立的16位计数通道；
* 每个计数器都可以按照二进制或二—十进制计数；
* 每个计数器的计数速率可高达2MHz；
* 每个计数通道有6种工作方式，可由程序设置和改变;
* 所有的输入／输出电平信号都与TTL兼容。
内部结构
8253的内部结构如图1所示。
1. 数据总线缓冲器。这是8253与CPU数据总线连接的8位双向三态缓冲器，CPU通过数据总线缓冲器将控制命令字和计数初值写入8253芯片，或者从8253计数器中读取当前计数值。
2. 读／写逻辑。这是8253内部操作的控制部分。首先有片选信号CS的控制部分，当CS为高时，数据总线缓冲器处在三态，系统的数据总线脱开，故不能进行编程，也不能进行读写操作。其次，由这部分选择读写操作的端口(3个计数器及控制字寄存器)，并控制数据传送的方向。
3. 控制字寄存器。在8253初始化编程时，由CPU写入控制字以决定通道的工作方式。此寄存器只能写入而不能读出。实际上，8253的3个计数器通道都有各自的控制字寄存器，存放各自的控制字，初始化编程时，这3个控制字分三次共用一个控制端口地址写入各自的通道．它们是利用最高两位的状态不同来区分的。
4. 计数器通道。包括计数器0、计数器1、计数器2。它们的结构完全相同，彼此可以按照不同的方式独立工作。每个通道包括：一个8位的控制寄存器；一个16位的计数初值寄存器；一个计数执行部件，他是一个16位的减法计数器；一个16位的输出锁存器。
每个通道都对输入脉冲CLK按二进制或二—十进制，从预置值开始减1计数。当预置值减到零时，从OUT输出端输出一信号。计数过程中，计数器受到门控信号GATE的控制。

8253的设计
根据8253的内部结构，设计8253主要分为两大部分：总线控制部分和定时／计数部分。
总线控制部分设计
这一部分主要完成数据的读/写，以及控制字的写入。用VHDL设计这部分前，应该了解8253的端口选择(见表1)和控制字(见图2)。
设计的关键在于对8253端口控制字的掌握。写信号到来时，首先要判断是控制字还是计数初始值。如果是初始值，其中先写低字节，再写高字节部分是重点，需要一个信号来判断写入的是新数据还是上一数据没写完的高字节部分．其他计数器的读/写大同小异。只要对8253的端口控制字了解清楚以及对读/写的时序有一定的了解，这一部分的逻辑很容易用VHDL语言描述出来．该进程可对外发出控制信号，表示控制字及数据写入完毕，可以进行计数器的计数操作了。该控制信号可以作为下面介绍的计数部分的触发信号。
计数器部分设计
8253有3个独立的计数器，每个计数器有6种工作模式，完成不同的功能。现以方式4为例介绍VHDL设计，其他的可以在方式4基础上加以修改。
这种工作方式，当写入控制字后输出为高。当写入计数值后，再过一个时钟周期，计数执行部件获得计数初值，并开始减1计数。当计数到0后输出变低电平，此低电平一直维持一个时钟周期，然后又自动变为高电平，并一直维持高电平，计数器停止计数。这种方式计数是一次性的，只有输入新的计数值之后，才能开始新的计数。
下面介绍方式4的设计过程：
CPU写入控制字后，输出outs立即复位，方式4中复位后outs为高电平。CPU写入计数初值的下一个CLK脉冲，计数初值被送到计数执行部件并开始减1计数，又经过N个时钟周期后才输出一个负脉冲。当GATE=1时，允许计数，GATE=0时，禁止计数。这样就实现了方式4基本的软件触发功能。
if clk1'event and clk1='0' then ——时钟脉冲下降沿到来
if gate1='1' then ——门控位为1，允许计数
if ce1>"0000000000000001" then
ce1<=ce1-1;
——减1计数，ce为计数执行部件
elsif ce1="0000000000000001" then
out1<='0'; ——初值减到1时输出低电平
???? ce1<=ce1-1; ——继续减1
elsif ce1="0000000000000000" then
out1<='1'; ——初值减到0时输出高电平
??? end if;
?? elsif gate1='0' then
——门控位为0，禁止计数
??? null;
?? end if;
? end if;
上面的小程序虽不完整但是却描述出了方式4的软件触发基本功能。若在计数过程中改变计数值，新值写入后的下一个CLK周期时，此计数值被写入计数执行部件并从新的计数值开始计数．如果写入的计数值是两个字节，那么写入第一个字节时计数不受影响，写入第二个字节后的下一个时钟周期，计数执行部件获得新值，并从新值开始重新计数，叫做软件再触发．软件再触发功能只要在上面的程序中加入相应的判断信号和控制信号即可实现。
完整的8253写过程流程
实际上完整的8253就是一个拥有多个进程的复杂结构体。读总线过程、写总线过程、每个计数器的6种工作方式都是一个独立的进程．进程之间是并行的，只要进程的敏感信号发生变化，该进程就被触发一次，而进程内部是按照时序顺序执行的。以写过程为例，写总线进程本身是靠敏感信号wr和cs来触发的，无论写入控制字还是写入计数初值后，写总线进程都会对外发出信号以表示某个计数器的控制字写入完毕或者某个计数器的某个工作方式的计数初值已经写入，可以进行计数了。而这些信号又相应的作为其他进程的敏感信号，进程之间的通信就是依靠这些信号来完成的。这些进程之间都是并发执行的，具体哪个进程被执行取决于控制字。图3给出了写过程的流程，读过程与之类似。

设计结果验证
本设计开发软件采用Altera公司的集成开发软件MAX+PLUS II 10.2完成。并用该公司的ACEX 1K系列FPGA芯片予以验证。
之所以选用ACEX 1K系列芯片，是因为它是一种低成本高密度的FPGA芯片系列，是首选的中规模器件产品。它具有如下特点：
* ACEX 1K采用查找表(LUT)和EAB(嵌入式阵列块)相结合的结构，特别适用于实现复杂逻辑功能存储器功能，例如通信中应用的数字信号处理、多通道数据处理、数据传递和微控制等。
* 典型门数为1万到10万门，有多达49152位的RAM(每个EAB有4096位RAM)。
* 器件内核采用2.5V电压，功耗低，能够提供高达250MHz的双向I/O功能，完全支持33MHz和66MHz的PCI局部总线标准。
* 具有快速连续式、延时可预测的快速通道互连；具有实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链，以及实现高速多扇入逻辑功能的专用级连接。
通过仿真、综合，并下载到FPGA中进行验证，本设计可以很好地实现其功能。■

参考文献
1 曾繁泰，陈美金. VHDL程序设计
2 林明权. VHDL数字控制系统设计范例

Ⅱ 简述SRAM,DRAM型存储器的工作原理

个人电脑的主要结构:
显示器
主机板
CPU
(微处理器)
主要储存器
(记忆体)
扩充卡
电源供应器
光碟机
次要储存器
(硬碟)
键盘
滑鼠
尽管计算机技术自20世纪40年代第一台电子通用计算机诞生以来以来有了令人目眩的飞速发展，但是今天计算机仍然基本上采用的是存储程序结构，即冯·诺伊曼结构。这个结构实现了实用化的通用计算机。
存储程序结构间将一台计算机描述成四个主要部分：算术逻辑单元（ALU），控制电路，存储器，以及输入输出设备（I/O）。这些部件通过一组一组的排线连接（特别地，当一组线被用于多种不同意图的数据传输时又被称为总线），并且由一个时钟来驱动（当然某些其他事件也可能驱动控制电路）。
概念上讲，一部计算机的存储器可以被视为一组“细胞”单元。每一个“细胞”都有一个编号，称为地址；又都可以存储一个较小的定长信息。这个信息既可以是指令（告诉计算机去做什么），也可以是数据（指令的处理对象）。原则上，每一个“细胞”都是可以存储二者之任一的。
算术逻辑单元（ALU）可以被称作计算机的大脑。它可以做两类运算：第一类是算术运算，比如对两个数字进行加减法。算术运算部件的功能在ALU中是十分有限的，事实上，一些ALU根本不支持电路级的乘法和除法运算（由是使用者只能通过编程进行乘除法运算）。第二类是比较运算，即给定两个数，ALU对其进行比较以确定哪个更大一些。
输入输出系统是计算机从外部世界接收信息和向外部世界反馈运算结果的手段。对于一台标准的个人电脑，输入设备主要有键盘和鼠标，输出设备则是显示器，打印机以及其他许多后文将要讨论的可连接到计算机上的I/O设备。
控制系统将以上计算机各部分联系起来。它的功能是从存储器和输入输出设备中读取指令和数据，对指令进行解码，并向ALU交付符合指令要求的正确输入，告知ALU对这些数据做那些运算并将结果数据返回到何处。控制系统中一个重要组件就是一个用来保持跟踪当前指令所在地址的计数器。通常这个计数器随着指令的执行而累加，但有时如果指令指示进行跳转则不依此规则。
20世纪80年代以来ALU和控制单元（二者合成中央处理器，CPU）逐渐被整合到一块集成电路上，称作微处理器。这类计算机的工作模式十分直观：在一个时钟周期内，计算机先从存储器中获取指令和数据，然后执行指令，存储数据，再获取下一条指令。这个过程被反复执行，直至得到一个终止指令。
由控制器解释，运算器执行的指令集是一个精心定义的数目十分有限的简单指令集合。一般可以分为四类：1）、数据移动（如：将一个数值从存储单元A拷贝到存储单元B）2）、数逻运算（如：计算存储单元A与存储单元B之和，结果返回存储单元C）3）、条件验证（如：如果存储单元A内数值为100，则下一条指令地址为存储单元F）4）、指令序列改易（如：下一条指令地址为存储单元F）
指令如同数据一样在计算机内部是以二进制来表示的。比如说，10110000就是一条Intel
x86系列微处理器的拷贝指令代码。某一个计算机所支持的指令集就是该计算机的机器语言。因此，使用流行的机器语言将会使既成软件在一台新计算机上运行得更加容易。所以对于那些机型商业化软件开发的人来说，它们通常只会关注一种或几种不同的机器语言。
更加强大的小型计算机，大型计算机和服务器可能会与上述计算机有所不同。它们通常将任务分担给不同的CPU来执行。今天，微处理器和多核个人电脑也在朝这个方向发展。
超级计算机通常有着与基本的存储程序计算机显著区别的体系结构。它们通常由者数以千计的CPU，不过这些设计似乎只对特定任务有用。在各种计算机中，还有一些微控制器采用令程序和数据分离的哈佛架构（Harvard
architecture）。

Ⅲ 关于quartus设计分频电路的问题

“整个程序下载到硬件上时，输出的却不是1Hz”
是指仿真不对，还是指实际示波器测的波形不对？
如果如果仿真是对的，实际结果不对，那就是分频的太厉害了毕竟是从48M到1HZ的分频啊。也可以试试PLL，并进行时序的约束。如果仿真就不对，那就要另找原因了。欢迎追问～～

Ⅳ fpga实现tdc，怎么实现啊

1.首先在FPGA里面实现TDC有两个基本的工作，即选择合适的FPGA和选取合适的算法。
就FPGA来讲，我经验也不丰富，只是知道Xilinx公司的Vertex系列FPGA能够满足做高精度TDC的要求。其中专用进位链的单元延时在40ps左右，可用作延时单元。
2.TDC的算法的话，最简单的就是延迟线内插法，就是以单元延时作为时间的最小度量单位的方法。
3.选取了这两个方面之后，就可以通过HDL（硬件描述语言，如VerilogHDL或者VHDL）来描述实现简单的TDC模块了。
4.具体的细节问题可能比较多一些，但是大概思路就是这样。

Ⅳ 先行进位

进位链是传递进位的逻辑电路。先行进位即高位进位和低位进位同时产生的进位。先行进位有两种，一种是组内并行，组间串行进位链，另一种是组内并行,组间并行进位链，又称并行进位。

Ⅵ 简述CPU控制器的主要功能

控制器用于控制着整个CPU的工作。

控制器是计算机的神经中枢，主要的功能是指挥全机各个部件自动、协调地工作。主要的部件有：指令寄存器、译码器、时序节拍发生器、操作控制部件和指令计数器。

由于I/O设备的速率较低而CPU和内存的速率却很高，故在控制器中必须设置一缓冲器。在输出时，用此缓冲器暂存由主机高速传来的数据，然后才以I/O设备所具有的速率将缓冲器中的数据传送给I/O设备。

在输入时，缓冲器则用于暂存从I/O设备送来的数据，待接收到一批数据后，再将缓冲器中的数据高速地传送给主机。

(6)进位链电路扩展阅读：

CPU可以向控制器发送多种不同的命令，设备控制器应能接收并识别这些命令。为此，在控制器中应具有相应的控制寄存器，用来存放接收的命令和参数，并对所接收的命令进行译码。

例如，磁盘控制器可以接收CPU发来的Read、Write、Format等15条不同的命令，而且有些命令还带有参数；相应地，在磁盘控制器中有多个寄存器和命令译码器等。

就像内存中的每一个单元都有一个地址一样，系统中的每一个设备也都有一个地址，而设备控制器又必须能够识别它所控制的每个设备的地址。此外，为使CPU能向(或从)寄存器中写入(或读出)数据，这些寄存器都应具有唯一的地址。

Ⅶ 关于计算机组成原理的一些问题

哎，800万年前做过的题目，现在也忘记得差不多了，再说才40分，心有余而力不足啊！何况这些题目都差不多达到变态级别了，不好意思了！

Ⅷ 设计一个加法器

一、半加器
半加器是用于计算2个一个bit的二进制数a与b的和，输出结果是sum（s）和进位carry（c）。在多bit数的计算中，进位c将作为下一相邻bit的加法运算中。单个半加器的计算结果是2c+s。 真值表：
逻辑表达式：
Verilog描述为：
mole half_adder(
input a,
input b,
output c,
output s
);
assign c = a&b;
assign s = a^b;
endmole
电路图如下：
二、全加器
全加器不同于半加器是，全加器带有进位cin。输入为a，b，cin，输出为sum（s），进位carry（c），均是单bit信号。 s为a、b、cin三个单bit数的和，cout为a，b，cin三个数超过2后的进位。 真值表
逻辑表达式：
verilog描述：
mole full_add(
input a,
input b,
input cin,
output cout,
output s
);
assign s = a^b^cin;
assign cout = a&b | (cin & (a^b));
endmole
电路图：
表示符号：
三、行波进位加法器
N-bit加法器可以根据1-bit全加器组合而成。每个全加器的输出进位cout作为下一个全加器的输入进位cin，这种加法器称为行波进位加法器（Ripple-carry addr，简称RCA），如一个16bit加法器的结构如下所示，其中A、B为16bit的加数，S为A+B的和，c16为该加法器的输出：
由上图所知可以得到进位c16的结果依赖于c15,c14,c13,…c2,c1,c0，对于32bit，64bit等加法器，进位链将显得更加长。所以，行波进位加法器设计简单，只需要级联全加器即可，但它的缺点在于超长的进位链，限制了加法器的性能。
mole rca #(width=16)(
input [width-1:0] A,
input [width-1:0] B,
output [width-1:0] sum,
output cout
);
wire [width:0] temp;
assign temp[0] = 0;

genvar i;
for(i=0;i<width;i=i

Ⅸ NCO的运算公式

Walther JS于1971年提出了统一的CORDIC形式。假定初始向量V1(x1 ，y1)旋转角度θ后得到向量V2(x2，y2)：
即：
若每次旋转的角度θ是正切值为2 的倍数，即θi=arctan(2-i)，则cosθi=(1+2-2i)-1/2 。假设以δi代表矢量的旋转方向，+1表示逆时针旋转，-1表示顺时针旋转，故第i 步旋转可用下式表示：
其中：(1+2-2i)-1/2为模校正因子。对于字长一定的运算，该因子是一个常数，用K表示，以16 bits字长为例，则：
可见，迭代运算不能使幅值比例因子恒为1。为了抵消因迭代产生的比例因子的影响，可将输入数据X，Y校正后再参与运算，以避免在迭代运算中增加校正运算，降低CORDIC算法的速度。由此运算迭代式可以简化成：
公式(5)运算仅通过加法器及移位器就可以实现。此外，若用Zi表示第i次旋转时与目标角度之差， 则：
经过n次旋转后，式(5)的n次迭代可以得到以下结果：
本文介绍的数控振荡器的设计是在式(7)的基础上，给定x0=K ，y0=0，则迭代结果为：
将所需产生的角度值作为z0输入，通过式(5)、(6)的迭代运算，迭代结果输出的xn和yn就是所需要的三角函数值。
数控振荡器的FPGA实现

图1是数控振荡器的顶层电路。由图可见，频率控制字寄存器将接收到的的频率控制字送入相位累加器，相位累加器对系统时钟进行计数，每到达输入频率控制字的值即对相位进行累加，随后将累加值送入相位相加器，与相位控制字寄存器接收到的初始相位进行相加，得到当前的相位值。其中，相位累加器是决定NCO性能的一个关键模块，可以利用FPGA器件的进位链实现快速、高效的电路结构。然而，由于进位链必须位于临近的逻辑阵列块CLB和逻辑单元LC内，所以长的进位链会减少其它逻辑使用的布线资源；同时，过长的进位链也会制约整个系统速度的提高。因此，设计中采用进位链和流水线技术相结合的办法。所谓流水线技术，即把在一个时钟内要完成的逻辑操作分成几步较小的操作，并插入几个时钟周期来提高系统的数据吞吐率。采用以上做法实现的相位累加器既能保证具有较高的资源利用率，又能大幅提高系统的性能和速度。
经过上述相位的处理之后，即可获得具有所设定初始相位的一定频率的正余弦相位序列，将此序列送入基于CORDIC算法的波形发生器，最终获得两路正交的正余弦输出序列。

Ⅹ 什么是先行进位

你找本计算机组成原理看下，就是多个加法器串联的串行进位方式太慢了，就想办法把他们并起来了，效果是最终的进位信号只与输入有关，不依赖于中间的进位信号，怎么推导我忘了。