偶校验电路

㈠ 奇偶校验电路逻辑表达式

奇偶校验电路逻辑表达式：G’是选通输入端（又称使能端），CBA是三个地址码选择输入端，Y是同相输出端，W是反向输出端。X表示随意态。G’＝1时，禁止工作，Y端输出始终为0，W端输出始终为1；G’＝0。

门和非门的叠加，有多个输入和一个输出。对于非计算性输入有两个要求。如果输入用0和1表示，则运算的结果是这两个数的乘积。如果1和1（两端都有信号），则输出为0;1和0，输出为1;0和0，输出为1。

奇偶校验器为奇校验：

发送器的数据10101100 送到奇偶校验器，由于数据中的“1”的个数是偶数个，奇偶校验器输出1，它送到接收端的奇偶校验器，与此同时，发送端的数据10101100 也送到接收端的奇偶校验器，这样送到接收端的奇偶校验器的数据中“1”的个数为奇数个(含发送端奇偶校验器送来的“1")。

如果数据传递没有发生错误，接收端的奇偶校验器输出0，它去控制接收器工作，接收发送过来的数据。如果数据在传递过程中发生了错误，数据由10101100 变为10101000。

那么送到接收端奇偶校验器的数据中的“1”的个数是偶数个，校验器输出为1，它一方面控制接收器，禁止接收器接收错误的数据，同时还去触发报警器，让它发出数据错误报警。

㈡ vhdl 8位奇偶校验电路

8位数抄据a并行输入，输出校验位y。下面程序的temp设为‘0’时若输出为‘0’则为偶，其它同理反之。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY parity_check IS
PORT (a:IN STD_LOGIC_VECTOR (7 DOWNTO 0);
y:OUT STD_LOGIC);
END parity_check;

ARCHITECTURE arch OF parity_check IS
BEGIN
PROCESS(a)
VARIABLE temp:STD_LOGIC;
BEGIN
temp:='0'; --偶校验初始值设为0，奇校验初始值设为1
FOR i IN 0 TO 7 LOOP
temp:=temp XOR a(i);
END LOOP;
y<=temp;
END PROCESS;
END arch;

㈢ 什么是奇偶校验电路

奇偶校验电路是一种校验代码传输正确性的电路。
奇校验电路，当输回入有奇数个1时，输出答为1；偶校验电路当输入有偶数个1时，输出为0。奇偶校验只能检查一位错误，且没有纠错的能力。
奇校验是通过增加一位校验位的逻辑取值，在源端将原数据代码中为1的位数形成奇数，然后在宿端使用该代码时，连同校验位一起检查为1的位数是否是奇数，做出进一步操作的决定。
奇偶校验器多设计成九位二进制数，以适应一个字节，一个ASCII代码的应用要求。
奇偶校验是一种冗余编码校验，在存储器中是按存储单元为单位进行的，是依靠硬件实现的，因而适时性强，但这种校验方法只能发现奇数个错，如果数据发生偶数位个错，由于不影响码子的奇偶性质，因而不能发现。
对于位数较少，电路较简单的应用，可以采用奇偶校验的方法提高系统的可靠性。

㈣ 设计一个奇偶校验电路，要求当输入的四个变量中有偶数个1时，输出为1，否则为0。

设计一个奇偶校验电路。四个输入变量，有16个组合状态，所以用两片8选版1数据选择器74LS151来做，比较容易。权

真值有如下

㈤ 用8选1数据选择器74ls151设计四位奇偶校验电路怎么弄！！急！！！

Y是同相输出端，W是反向输出端。X表示随意态。G’＝1时，禁止工作，Y端输出始终为0，W端输出始终为1；G’＝0，参考如下：

1111 0表达式：Y＝A’B’C’D＋A’B’CD’＋A’BC’D’＋AB’C’D’＋ABCD’＋ABC’D＋AB’CD＋A’BCD，

连接图：74151的端子A2、A1、A0分别接A、B、C，74151的端子D0、D3、D5、D6接D，D1、D2、D4、D7接D’，74151的输出端为Y。

真值表：ABCD Y，0000 0，0001 1，0010 1，0011 0，0100 1，0101 0，0110 0，0111 1，1000 11001 0，1010 0，1011 1，1100 0，1101 1，1110 1。

(5)偶校验电路扩展阅读：

在 asic 设计和 pld 设计中，简化组合逻辑电路的设计非常重要，因为这些设计通常需要最少的逻辑门或导线。 在专用集成电路设计和可编程逻辑器件设计中，有很多约束条件需要处理，但只有有限的1或0。 本文提出了一种新的组合逻辑电路设计方法。 以及一种因果关系的逻辑表示。

其中结果只有在所有决定事物结果的条件都满足的情况下才发生。 与输出变量为1的组合的所有因子不会与输出变量为1的组合一起出现，与输出变量为0的组合也不会出现，因此可以表示与输出变量为1的组合。

组合逻辑电路的分析分以下几个步骤：

（1）有给定的逻辑电路图，写出输出端的逻辑表达式；

（2）列出真值表；

（3）通过真值表概括出逻辑功能，看原电路是不是最理想，若不是，则对其进行改进。