网表电路

A. 反向设计的网表/电路图提取

在芯片反向工程中，网表/电路图提取是非常重要的工作。网表提取的质量和速度直接影响后面整理、仿真和LVS等方方面面的工作。
世纪芯在长期的技术研究中已经成功总结了一套切实可行的规范和方法，可以高质量高速度的提取各种类型电路的网表。如： 数字电路 模拟电路 设计服务范围 标准单元、门阵列、半定制和全定制 COMS工艺和Bi-poly工艺 服务内容 提供顶层级和单元级（门级）两个层次电路图，如下图所示。可按版图布局生成电路图；提供ERC校验和支持SVS流程； 提供管子级网表/电路图； 涵带晶体管宽长比等几何参数；按版图布局生成电路图；提供ERC校验和支持SVS流程 数据交付 数据格式：Verilog和EDIF
提供图像数据、原始网表数据、按版图位置生成的两个层次的电路图 数据格式：SPICE和EDIF
提供图像数据、原始网表数据、按版图位置生成的两个层次的电路图

B. verilog的网表是什么啊

网表：
首先声明不是HDL语言里面的东西，而是综合工具里面的东西~~

综合的概念就是你写的是verilog代码。但是他只是代码。其实不起到任何作用，只是做了这个模块的行为级的描述。但是电脑对verilog不能直接识别。所以要通过编译器和综合工具进行翻译。编译器检查你的语法错误，以及初步逻辑功能的检查。然后综合工具将对应的设计转化成“网表”。

真正将你的HDL代码变为可用的电路过程如下：
xilinx的步骤synphysize（综合） translate（注译），map（映射），和place and route（布局布线）
altera的步骤为complie（编译）synphysize（综合） fitter（布线）

综合以后生成的就为网表文件。这个文件只是一个电路的雏形，这步完成以后你可以看到RTL（寄存器传输级）电路。也可以看到technology 电路。两者区别等你看到就很快明白。这两张图片是对网表的一种直观的显示。也就是综合器最后综合出了你的逻辑电路。放在网表文件中。

注意：到网表层时，你的HDL语言已经无用，这个时候需要用综合器生成的网表文件来做下面的步骤。也就是说，你的语言已经转化成电路了！！！下面步骤就是把电路移植到fpga上面了！！！！！

转化成电路以后：下面的步骤是根据不同的FPGA来具体的细化这张网表。比如说工具可以具体的算出某个信号的延迟是多少。其中包括多少的走线延迟和多少的组合逻辑延迟。然后最后根据FPGA的内部结构决定把这个门放到哪里。这个就是place&route。

到此，你就生成了一个真正的逻辑电路了，然后么。。呼呼~~生成个下载文件，你的FPGA或者CPLD就可以跑起来了。

C. 什么是“门级网表”文件

在电子线路设计中，网表（netlist）是用于描述电路元件相互之间连接关系的，一般来说是一版个权遵循某种比较简单的标记语法的文本文件。

这里的「门级（gate-level）」，指的是网表描述的电路综合级别。顾名思义，门级网表中，描述的电路元件基本是「门（gate）」或与此同级别的元件。

RTL 是 Register-transfer Level（寄存器传输级）的缩写，它的综合级别（或说抽象程度）比 gate-level 要高。在这个级别描述电路，涉及的基本元素通常是寄存器和组合逻辑。常见的硬件描述语言（如 VHDL、Verilog）都允许用户直接在这个级别描述电路。

事实上，RTL 中的寄存器和组合逻辑，其物理实现还是对应到具体门电路。由于基本的寄存器或组合逻辑，对应的电路结构已经很稳定，电学特性也很明确，故而在综合级别较高的 EDA 工具中，一般不需要再亲自去描述它们的实现方法，而是调用现成的库信息。EDA 工具会根据 RTL 描述自动编译出门级的电路描述。——这个编译过程就是问题说明里提到的「RTL 文件转换至门级网表」。