四位加法器电路

A. 请问如何利用四位集成全加器和门电路，实现一位余3代码的加法运算数电，数字电路，数字电子技术

假设要实现A X B，利用门电路搭一个2-4译码器。2-4译码器的输入信号为A；然后用2-4译码器的输出控制一个4路选择器，4路选择器的4个输入分别是0，B，B+B，B+B+B，这部分用二位全加器实现。

向左转|向右转

位移和添加乘法器的一般结构如下图所示，对于32比特的数乘运算，根据乘数最低有效位的数值，被乘数的数值被相加并累积。

在每一个时钟循环周期内，乘数被左移一个比特，并且它的位值被测试，如果位值是0，则只进行一次位移操作。如果位值是1，则被加数被放入累加器中，并且左移一位。

当所有乘数的比特值被测试完之后，结果就在累加器当中。累加器最初是N位，相加之后变成2N位，最低有效位包涵了乘数。延迟是N个最大循环周期。这类电路放在异步电路中有许多好处。

B. 使用一个4位二进制全加器，设计将8421码转换成余三码的电路，画出设计的电路图（用的是74283）

A1、A2、A3、A4接输入A、B、C、D，B3、B2、CI接地，B1、B0接高电平，输出CO悬空，S3、S2、S1、S0就是输回出Y3、Y2、Y1、Y0。就可以将输答入的四位BCD码转化成余三码。

根据余3码的定义可知，余3码是由8421码加3后形成的代码。所以用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码；

从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0接上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。

(2)四位加法器电路扩展阅读：

规律：个位上的数字的次数是0，十位上的数字的次数是1，......，依次递增，而十分位的数字的次数是-1，百分位上数字的次数是-2，......，依次递减。

二进位计数制的四则运算规则十分简单。而且四则运算最后都可归结为加法运算和移位，这样，电子计算机中的运算器线路也变得十分简单了。不仅如此，线路简化了，速度也就可以提高。这也是十进位计数制所不能相比的。

C. 3.1 4位可控加减法电路仿真

【投稿】-3.1 4位可控加减法电路仿真
** 【作者】0123-刘春芝 **

模块（一）加法电路：以0110+1010作为展示

（1）将SUM设为0，使电路成为一个加法电路

（2）输入加数
输入加数B4B3B2B1为0101，通过调节上方的双向逻辑状态实现，B4B3B2B1数据直接输入到4位并行全加器的对应的B4B3B2B1的地方，通过连线进行连接，七段数码管显示加数为9

（3）输入另一加数后最终结果显示
输入另一加数A4A3A2A1为1010，通过调节上方的双向逻辑状态实现，A4A3A2A1的各位上的数和SUM进行异或运算，异或门显示红点则异或最终结果为1，显示蓝点则为0。
异或门的结果则从左到右对应4位并行全加器的对应的A4A3A2A1的地方

模块（二）减法电路：以0010-0001作为展示

（1）将SUM设为1，使电路成为一个减法电路

（2）输入被减数
输入被减数B4B3B2B1为0010，通过调节上方的双向逻辑状态实现，B4B3B2B1数据直接输入到4位并行全加器的对应的B4B3B2B1的地方，通过连线进行连接，七段数码管显示加数为2

（3）输入减数后最终结果显示
输入减数A4A3A2A1为0001，通过调节上方的双向逻辑状态实现，A4A3A2A1的各位上的数和SUM进行异或运算，异或门显示红点则异或最终结果为1，显示蓝点则为0。
异或门的结果则从左到右对应4位并行全加器的对应的A4A3A2A1的地方

（1）利用4位并行全加器进行加减电路仿真时，SUM=0电路为加法电路，SUM=1电路为减法电路
（2）做加法时，异或门端输出数据和原数据相同；做减法时，异或门端输出数据和原数据相反
（3）在4位并行全加器中，各位一一对应相加，即A1和B1相加，A2和B2相加，A3和B3相加，A4和B4相加
（4）各加数对应各位相加结果遵从二进制相加原则

（1）4008即为4位并行全加器，在进行4位数据相加减时，只需使用1个，不需4个
（2）各元件进行连线时，请勿直接在红点上直接连接，电路会显示错误，且不易查出原因
（3）通过7SEG-BCD（7段数码管）进行显示最终数据结果时，注意高低位顺序是从左到右为从高到低
（4）由于4008是并行全加器，不遵从我们所学的串行全加器的进位原则，故不必过于纠结于进位问题，只需注重全加器做加减法电路的过程即可