计星期电路

⑴ 数字电路数字钟设计

根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。

1. 秒脉冲发生器

脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768 Hz，通过15次二分频后可获得1Hz的脉冲输出.

2. 计数译码显示

秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制，即显示00～59，它们的个位为十进制，十位为六进制。时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。

周为七进制数，按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”，所以我们设计这个七进制计数器，应根据译码显示器的状态表来进行，如表1.1所示。

按表1.1状态表不难设计出“日”计数器的电路（日用数字8代替）。

所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。

Q4 Q3 Q2 Q1
显示

1 0 0 0
日

0 0 0 1
1

0 0 1 0
2

0 0 1 1
3

0 1 0 0
4

0 1 0 1
5

0 1 1 0
6

表1.1 状态表

3. 校时电路

在刚刚开机接通电源时，由于日、时、分、秒为任意值，所以，需要进行调整。

置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。

4. 整点报时电路

当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。即

当分为59时，则秒在计数计到54时，输出一延时高电平去打开低音与门，使报时声按500Hz频率呜叫5声，直至秒计数器计到58时，结束这高电平脉冲；当秒计数到59时，则去驱动高音1KHz频率输出而鸣叫1声。

五、参考电路

数字电子钟逻辑电路参考图如图1.3所示。

参考电路简要说明

1. 秒脉冲电路

由晶振32768Hz经14分频器分频为2Hz，再经一次分频，即得1Hz标准秒脉冲，供时钟计数器用。

2. 单次脉冲、连续脉冲

这主要是供手动校时用。若开关K1打在单次端，要调整日、时、分、秒即可按单次脉冲进行校正。如K1在单次，K2在手动，则此时按动单次脉冲键，使周计数器从星期1到星期日计数。若开关K1处于连续端，则校正时，不需要按动单次脉冲，即可进行校正。单次、连续脉冲均由门电路构成。

3. 秒、分、时、日计数器

这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数，其中秒、分为六十进制，时为二十四进制。从图3中可以发现秒、分两组计数器完全相同。当计数到59时，再来一个脉冲变成00，然后再重新开始计数。图中利用“异步清零”反馈到/CR端，而实现个位十进制，十位六进制的功能。

时计数器为二十四进制，当开始计数时，个位按十进制计数，当计到23时，这时再来一个脉冲，应该回到“零”。所以，这里必须使个位既能完成十进制计数，又能在高低位满足“23”这一数字后，时计数器清零，图中采用了十位的“2”和个位的“4”相与非后再清零。

对于日计数器电路，它是由四个D触发器组成的（也可以用JK触发器），其逻辑功能满足了表1，即当计数器计到6后，再来一个脉冲，用7的瞬态将Q4、Q3、Q2、Q1置数，即为“1000”，从而显示“日”（8）。

4．译码、显示

译码、显示很简单，采用共阴极LED数码管LC5011-11和译码器74LS248，当然也可用共阳数码管和译码器。

1. 整点报时

当计数到整点的前6秒钟，此时应该准备报时。图3中，当分计到59分时，

将分触发器QH置1，而等到秒计数到54秒时，将秒触发器QL置1，然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫，直至59秒时，产生一个复位信号，使QL清0，停止低音呜叫，同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫。当计到分、秒从59：59—00：00时，呜叫结束，完成整点报时。

2. 呜叫电路

呜叫电路由高、低两种频率通过或门去驱动一个三极管，带动喇叭呜叫。1KHz

和500Hz从晶振分频器近似获得。如图中CD4060分频器的输出端Q5和Q6。Q5输出频率为1024Hz，Q6输出频率为512Hz。

⑵ 51单片机时钟电路图

一个是单片工作所需要的晶振时钟电路，下面是DS1302时钟芯片提供的时钟电路能够提供年月日和星期

⑶ 数字频率计

1）测周法：使用“测周法”测量输入信号的频率，在数字电路中可以利用被测信号的边沿来向电路内部提供一个闸门时间，在闸门时间内对系统内部提供的标准高频时钟信号的边沿进行计数。若被测信号的频率为 ，标准高频时钟信号的频率为 ，测量所得计数值为 ，则可以根据公式(1)得到被测信号频率。

时序图如图1.1.1所示：

2）计数法：使用“计数法”测量输入信号的频率，即通过系统内部给一个固定闸门时间，在闸门时间内用计数器对被测信号的边沿进行计数。若被测信号的频率为 ，内部闸门时间为T，测量所得计数值为 ，则可以根据公式(2)得到被测信号频率。

时序图如图1.1.2所示：

因为在数字电路中使用中小规模逻辑器件构建多位除法器电路十分困难，故选择计数法来测量被测信号的频率。通过设置内部闸门时间T为1s，计数器在闸门时间内的计数值 即为被测信号的频率值。

根据设计要求，数字频率计最高需测量100kHz的TTL电平信号，故数字频率计系统通过逻辑控制电路给计数器芯片提供1s闸门时间的计数信号，在1s计数完成之后锁存计数器所得到的计数值，并且通过译码器译码完成后通过数码管显示出来。锁存完成之后再向计数器提供清零信号，然后计数器再开始下一次的测量，系统整体设计框图如图1.2.1所示。

时基电路是由555定时器构成的多谐振荡器，电路原理图如图2.1.1所示。在接通电源之后，若此时555定时器的放电三极管T未导通，则电容C1通过电阻R1、R2进行充电，此时电路输出高电平。当电容C1上的电压达到 时，电路输出高电平，同时放电三极管T导通，电容C1通过电阻R2放电，电路输出低电平。当电容C1上电压下降至 时，电路输出翻转为高电平，同时放电三极管T截止，电路周而复始的工作，产生时基信号。

时基信号的高电平时间由电容充电时间决定，其计算公式如下：

时基信号的低电平时间由电容充电时间决定，其计算公式如下：

使用模拟示波器测量时基电路输出的时基信号，示波器测量结果如图2.1.2所示。根据示波器测量结果，时基信号的高电平时间约为1s，低电平时间约为120ms，时基信号满足设计要求。

根据设计要求，需测量100kHz的信号，使用计数法计数时，计数模块最低需在1s内可以计100k个边沿脉冲。且因为显示模块为数码管，为了让数码管方便显示，故每一个计数器芯片都应设计为模十计数器，同时为6个模十计数器级联才能符合设计要求。但是当计数模块为6个计数器级联时，若采用同步计数器，则可能会使得计数脉冲的负载加重，故选择采用异步十进制计数器芯片74LS90，其芯片的功能表如表2.2.1所示。

根据芯片功能表，当R9(1)、R9(2)保持低电平时，可以通过控制R0(1)、R0(2)两个引脚的电平高低来控制计数器工作状态。故通过逻辑控制电路向计数模块输入计数/清零信号，当该信号为高电平时，计数器计数。当该信号为低电平时，计数器清零。为了实现计数器之间的级联，将低位计数器的Q4输出端接至高位计数器的CKA输入端。当低位计数器的计数状态Q0Q1Q2Q3从1001变为0000即计数值从9变为0时，Q4会产生一个下降沿信号输入到高位计数器的CKA端，实现了低位计数器向高位计数器的进位功能。计数模块电路图如图2.2.2所示。

给电路加上计数/清零信号和被测信号后，使用逻辑分析仪去测量其中一个计数器芯片的输出，其输出结果如图2.2.3所示，其中A0-A3分别对应着计数器芯片的四个输出端Q0-Q3，A4为计数/清零信号。根据测量结果，计数器能够在计数信号有效时正常计数，在清零信号有效时保持清零状态。

根据设计方案，译码显示模块需完成对计数器的计数结果进行锁存、译码并且通过数码管显示出来。为了减少芯片数量，故选择自带锁存功能的译码器芯片CD4511，CD4511的功能表如表2.3.1所示。

根据CD4511功能表，数码管应选择共阴极数码管。逻辑控制电路给译码显示模块输入锁存译码信号，即CD4511芯片的 和 始终保持着接高电平，给芯片的LE端输入译码显示信号。当译码显示信号为高电平时，译码显示模块锁存在上一个LE=0时的状态，显示在高电平来临之前的状态，当译码显示信号为低电平时，译码显示模块就会实时刷新显示状态。译码显示模块电路图如图2.3.2所示。

闸门电路需根据闸门信号来控制被测信号是否能够输入到计数模块。当闸门信号为高电平时，被测信号能够正常地通过闸门电路输入到计数模块，而当闸门信号为低电平时，被测信号被闸门阻碍，无法通过闸门电路。

根据闸门电路的设计要求，可以采用二输入与非门来实现闸门信号对被测信号是否输入到计数模块的控制。如表2.4.1为四2输入与非门74LS00的功能表。若闸门信号输入到与非门的A端，被测信号输入到与非门的B端，根据其功能表可知，当闸门信号为高电平时，闸门电路的输出信号与被测信号反相，当闸门信号为低电平时，闸门电路的输出信号一直保持高电平，阻碍被测信号输入计数模块。闸门电路的电路图如图2.4.2所示。

向闸门电路输入闸门信号和被测信号，使用模拟示波器观察输出信号与两个输入信号的波形图，如图2.4.3所示。

如图所示，第一个信号为闸门电路输出信号，第二个为被测信号，第三个为闸门信号。当闸门信号为高电平时，被测信号能够正常地通过闸门电路输出到计数模块，当闸门电路为低电平时，闸门电路输出保持为高电平，导致被测信号无法传输到计数模块，满足设计要求。

根据设计方案，逻辑电路需要根据输入的时基信号，通过逻辑电路来产生控制计数模块的清零信号和控制译码显示模块的锁存信号，以此来实现数字频率计的自动测量和刷新功能。

译码显示模块需要通过逻辑控制电路产生一个译码信号来实现对译码显示模块的锁存数据和刷新数据的功能。译码信号是在计数模块测量完成之后，在清零信号有效之前进行锁存当前测量结果的数据，根据CD4511的功能表， 锁存信号是高电平有效，即在高电平时译码器对高电平来临之前的输入信号进行锁存并保持，在低电平时锁存失效，即根据输入信号的变化实时刷新输出信号。在逻辑控制电路内，为了让其基于时基信号产生锁存信号，采用了555构成的不可重复触发的单稳态触发器。

单稳态触发器的特点是电路有一个稳定状态和一个暂稳状态。在触发信号作用下，电路将由稳态翻转到暂稳态，但是暂稳态是一个不能长久保持的状态，由于电路中RC延时环节的作用，经过一段时间后，电路会自动返回到稳态，并在输出端获得一个脉冲宽度为 的矩形波。在单稳态触发器中，输出的脉冲宽度 ，就是暂稳态的维持时间，其长短取决于电路中电阻R和电容C的参数值。

由555构成的单稳态触发器电路及工作波形如图2.5.2所示。图中R，C为外接定时元件，输人的触发信号 接在555的低电平触发端（2脚）。稳态时，输出 为低电平，即无触发器信号（ 为高电平）时，电路处于稳定状态且输出低电平。在 的负脉冲作用下，低电平触发端得到低于 ，输出 为高电平，放电三级管T截止，电路进入了暂稳态，定时开始。在暂稳态期间，电源→R→C→地，实现对电容的充电，充电时间常数T＝RC， 按指数规律上升。当电容两端电压 上升到 后，6端为高电平，输出 变为低电平，放电三极管T导通，定时电容C充电结束，即暂稳态结束。电路恢复到稳态 为低电 平的状态。当第二个触发脉冲到来时，又重复上述过程。

根据上述555单稳态触发器电路原理， 从零电平上升到 的时间就是输出电压 的脉宽 ，其计算公式如公式5所示。

逻辑控制电路的原理图如图2.5.3所示，实现对输入的时基信号进行变换，转化为清零信号和锁存信号。

向逻辑控制电路输入时基信号，使用示波器测量其输入信号和输出的清零信号及锁存信号的波形图，如图2.5.4所示。锁存信号在时基信号的下降沿触发，一直持续到时基信号下一次下降沿之前才转化为低电平，清零信号与时基信号相比较发现清零信号在产生于时 基信号的上升沿，且比较短暂，仿真结果满足设计方案。

方波发生器的电路是以555多谐振荡器为模板，通过控制555多谐振荡器的电阻大小和电容大小来改变输出的矩形波的频率。具体的555多谐振荡器电路原理参见节2.2.1。根据设计要求，矩形波发生器的电路原理图如图2.6.1所示。

使用频率计测量矩形波发生器的输出频率，其最大频率与最小频率如图2.6.2所示。

在设计逻辑控制电路时，原本采取的设计方案是用单稳态触发器通过对时基信号的触发产生一个很窄的高电平脉冲信号作为清零信号，再对清零信号通过一个单稳态触发器产生一个很窄的低电平脉冲信号作为锁存信号。这个设计方案是基于所使用单稳态触发器为脉冲触发时，才可能使得单稳态触发器的暂稳态时间低于触发信号的脉冲宽度。但是所使用的单稳态触发电路是由555定时器芯片为核心搭建的，而根据555定时器芯片的功能表，如表3.1.1所示，555定时器搭建的单稳态触发电路为电平触发的单稳态电路，故修改设计方案，具体方案参考节2.5.1。

在制作频率计时，考虑到电路较为复杂，如果在洞洞板上搭建电路则在电路连接上会受限制，会使用大量的跳线或者杜邦线去连接电路，电路的稳定性和可靠性比较低。故采用设计PCB制作电路板的方式去实现电路。

但是在设计PCB时由于经验不足，在布线时将两个不同网络的线路和焊盘放的过近，导致所制作出来的电路板在有的地方发生了短路的现象，花费了大量的时间去排查和解决短路问题。在放置数码管与CD4511之间的限流电阻时，由于疏忽导致电阻的阻值不等，使得数码管亮度不均匀。

通过本次数字频率计课程设计，加强了我在数字电路方面的认识。在设计频率计的电路时，通过查找资料加深了对时序电路和逻辑电路的了解，同时也学会了如何去通过查阅芯片的数据手册来分析它的功能和建立时间、保持时间等一些参数，以此来选取符合设计功能的芯片。在电路的时序逻辑设计上，通过本次设计让我体会到了数字电路中的时序对于整个系统是否正常能够工作起着决定性作用。在时基电路和逻辑控制电路的设计中所运用的555定时器芯片搭建的不同功能的电路，让我对与单稳态电路和无稳态电路有直接的体会。在仿真电路，学会了使用Protues这一款电子电路仿真软件，并且通过虚拟示波器和逻辑分析仪去观察和分析电路的时序逻辑。

在制作实物时，使用了EDA电路设计软件来设计PCB和制作电路板来完成实物制作，在制作的过程中逐渐熟悉了软件的时候和画PCB的技巧。同时也发现了并非电路仿真成功电路就一定不存在问题。由于在实际电路中，各类元件的参数上的误差和焊接上的缺陷对电路都会造成影响。而且在制作电路时一定要认真检查，如果一处出现失误，会导致整个电路失去作用甚至烧坏电路。所以在制作实物时要足够的细心去排查电路故障产生的原因并且去修正它。

在短短几天的课程设计中，不仅加深了我对数字电路基础知识的掌握程度，而且还让我经历了一个电路从无到有的设计和制作过程，加深了对专业知识的理解，让我对专业知识的学习有了更大的兴趣和动力。

⑷ 跪求数字电子钟逻辑电路设计

数字电子钟逻辑电路设计

一、实验目的：

1、掌握数字钟的设计方法；

2、熟悉集成电路的使用方法。

二、设计任务和要求：

1、设计一个有“时”，“分”，“秒”（23小时59分59秒）显示且有校时功能的电子钟；

2、用中小规模集成电路组成电子钟；

3、画出框图和逻辑电路图，写出设计报告；

4、选做：①闹钟系统。②整点报时。③日历系统。

三、方案选择和论证：

1．分秒功能的实现：用两片74290组成60进制递增计数器

2.时功能的实现：用两片74290组成24进制递增计数器

3．定点报时：当分秒同时出现为0时，灯亮。

4.日历系统：月跟日分别用2片74192实现，月份就接成12进制，日则接成31进制，星期由1片74192组成7进制，从星期一至星期天。

四、方案的设计：

1、可调时钟模块：

秒、分、时分别为60、60和24进制计数器。用两片74LS290做一个二十四进制,输入计数脉冲CP加在CLKA’端，把QA与与CPLB’从外部连接起来，电路将对CP按照8421BCD码进行异步加法计数。通过反馈端，控制清零端清零，其中个位接成二进制形式，十位接成四进制形式。其电路图如下：

同理利用两片74290组成的六十进制计数器，如下图所示

将两个六十进制的加法计数器和一个二十四进制的加法计数器进行级联：将秒的十位进位脉冲接到分的个位输入脉冲，将分的十位进位脉冲接到时的个位输入脉冲，这样就可以组成最基本的电路。

2.校时电路：

例如说时的校准，开关1上端接1HZ脉冲，下端接分的进位。当开关打到上端时电路进入校准功能，当开关打到下端时电路进入正常计时功能。其电路如总电路图所示

3.整点报时：

分别用2个或非门接到分和秒的各输出个节点处，再用一个与非门与报时灯链接，当输出同时为零时，即整点时，报时灯就亮了，起到报时功能。本实验使用LED发光（1s），其电路图如下：

4.日历系统：

月和日都用2片74192实现。月份功能则接成13进制，因为月份分日都是从1开始计起，所以要求从0001开始，到1101时，立刻清零，清零时应该切换到置数状态，即将ABCD置1000，通过一个与非门链接到LOAD端置零，同时也将计数器置为0001的状态。其电路图如下所示

日功能74192三十一进制电路图：

总电路图：

四、电路调试：

调试这部分工作在EWB仿真软件上进行。对于电路的调试应该分为几个部分，分别对电路各个部分的功能都进行调试，之后，每连接一部分都要调试一次。

在实现日历系统时，如月份需要显示灯显示1～31。一开始以为只把计数器链接成三十一进制即可，结果显示灯只显示0～30，没有自己预期的结果。经过仔细思考，要把0去掉不显示，从1开始显示，而还要显示31。经过查书，最后，知道开始需置数成0001状态，到1000才清零，清零的同时回到置数0001状态，通过多次链接、测试，终于实现了。

在实现校时功能过程中，由于之前想得太过复杂了，浪费了大量时间，最后，经过上网搜索，到图书馆查书，简单的用了个开关连接到脉冲实现了。