74153全加器实验电路图

1. 数字电路与逻辑设计：设计实现一个两位二进制的全加器， 求详细点的解说

B0

C0=A0B0

S1=A⊕B⊕C

C1=(AB+AC+BC)``=[(AB)`(AC)`(BC)`]`

见附图

2. 设计一个监视交通信号灯工作状态的逻辑电路

监视交通信号灯工作状态的逻辑电路图设计如下：

一位全加器(FA)的逻辑表达式为：

S=A⊕B⊕Cin

Co=(A⊕B)Cin+AB

其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；

如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。

(2)74153全加器实验电路图扩展阅读：

在asic设计和pld设计中组合逻辑电路设计的最简化是很重要的，在设计时常要求用最少的逻辑门或导线实现。在asic设计和pld设计中需要处理大量的约束项，值为1或0的项却是有限的，提出组合逻辑电路设计的一种新方法。

与逻辑表示只有在决定事物结果的全部条件具备时，结果才发生。输出变量为1的某个组合的所有因子的与表示输出变量为1的这个组合出现、所有输出变量为0的组合均不出现，因而可以表示输出变量为1的这个组合。

3. ZHONGLAN数字逻辑电子技术试验指导与设计.doc

『数字电子技术基础实验指导书』

实验一 实验设备认识及门电路
一、目的：
1、 掌握门电路逻辑功能测试方法；
2、 熟悉示波器及数字电路学习机的使用方法；
3、 了解TTL器件和CMOS器件的使用特点。
二、实验原理
门电路的静态特性。
三、实验设备与器件
设备
1、电路学习机 一台
2、万用表 两快
器件
1、 74LS00 一片（四2输入与非门）
2、 74LS04 一片（六反向器）
3、 CD4001 一片（四2输入 或非门）
四、实验内容和步骤
1、测试74LS04的电压传输特性。按图1—1连好线路。调节电位器，使VI在0~+3V间变化，记录相应的输入电压V1和输入电压V0的值。至少记录五组数据，画出电压传输特性。
VI(V) 0 0.5 0.9 1 1.2 1.5
VO(V)

2、测试四二输入与非门74LS00的输入负载特性。测试电路如图1—2所示。请用万用表测试，将VI和VO 随RI变化的值填入表1—1中,画出曲线。
表1－1
RI 100
300
1K 4.7K 5.1K 6.1K 10K
VI
VO
3、测试与非门的逻辑功能。
测量74LS00二输入与非门的真值表：将测量结果填入表1—2中。

表1—2
74LS00 CD4001
输入 输出 输入 输出
AB Y 电压（V） AB Y 电压（V）
L L
L H
H L
H H L L
L H
H L
H H

4、测量CD4001二输入或非门的真值表，将测量结果填入表1-2中。
注意CMOS电路的使用特点：应先加入电源电压，再接入输入信号；断电时则相反，应先测输入信号，再断电源电压。另外，CMOS电路的多余输入端不得悬空。
五、预习要求
1、阅读实验指导书，了解学习机的结构；
2、了解所有器件（74LS00，74LS04，CD4001）的引脚结构；
3、TTL电路和CMOS电路的使用注意事项。

图1－1 图1－2

实验二 组合电路试验一
一、实验目的
1、学习并掌握小规模芯片（SSI）实现各种组合逻辑电路的方法；
2、学习用仪器检测故障，排除故障。
二、实验原理
用门电路设计组合逻辑电路的方法。
三、实验内容及要求
1、用TTL与非门和反向器实现“用三个开关控制一个灯的电路。”要求改变任一开关状态都能控制灯由亮到灭或由灭到亮。试用双四输入与非门74LS20和六反向器74LS04和开关实现。测试其功能。
2、用CMOS与非门实现“判断输入者与受血者的血型符合规定的电路”，测试其功能。
要求如下：
人类由四种基本血型— A、B、AB、O型。输血者与受血者的血型必须符合下述原则；O型血可以输给任意血型的人，但O型血的人只能接受O型血；AB型血只能输给AB型血的人，但AB血型的人能够接受所有血型的血；A型血能给A型与AB型血的人；而A型血的人能够接受A型与O型血；B型血能给B型与AB型血的人，而B型血的人能够接受B型与O型血。试设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路，如果输血者的血型符合规定电路，输出高电平（提示：电路只需要四个输入端，它们组成一组二进制数码，每组数码代表一对输血与受血的血型对）。
约定“00”代表“O”型
“01”代表“A”型
“10”代表“B”型
“11”代表“AB”型
3、TTL与非门和反向器实现一组逻辑电路，其功能自行选定。
四、实验设备及器件
1、数字电路学习机 一台
2、74LS20 三片（双四输入与非门）
3、74LS04 一片（六反向器）
4、CD4011 两片（四二输入与非门）
五、预习要求
1、 自行设计电路，画出接线图（用指定器件设计）。
2、 制定测试逻辑功能方案，画出必要的表格。
实验三 组合电路实验二
一、实验目的
1、 学习掌握用中规模芯片（MSI）实现各种组合逻辑电路的方法；
2、 学习芯片使能端的功能、用法。

二、实验原理
用集成译码器和数据选择器设计组合逻辑电路的方法。

三、实验内容及要求
1、 用3-8线译码器74LS138和与非门实现两个二位二进制数乘法运算电路，测试其功能。
2、 用四选一数据选择74LS153和与非门实现全减器的电路，测试其功能。
3、 自己选择一组合电路。可用译码器、数据选择器或四位加法器及必要电路实现。

四、实验设备及器件
1、数字电路学习机 一台
2、74LS138 两片（3-8线译码器）
3、74LS00 一片（四二输入与非门）
4、74LS153 一片（双四选一数据选择器）
5、74LS04 一片（六反向器）
6、74LS283 一片（四位二进制全加器）
7、74LS20 三片（双4输入与非门）

五、预习要求
1、 提前预习实验内容及相关知识；
2、 自行设计电路。列写必要的真值表、表达式，画出接线图。

实验四 时序电路实验

一、实验目的
1、 掌握边沿JKFF的功能、动作特点；
2、 掌握用边沿JKFF设计同步时序电路的方法；
3、熟悉集成计数器的逻辑功能和各控制端的作用，弄清同步清零和异步清零的区别；
4、熟悉集成计数器的级联扩展；
4、 掌握用中规模集成电路计数器设计和实现任意进制计数器的方法。

二、实验原理
同步时序逻辑电路的设计方法。

三、实验内容及要求
1、 用双J-K负边沿触发器74LS112实现同步时序电路。其逻辑功能为：同步十进制减去计数器，能自启动，有进位输出，测试其功能（采用8421码）
2、 用同步十进制计数器74160实现36进制计数器，要求分别使用异步清除 端，同步置位 端和进位C端，测试其功能。
3、 自选一个时序电路，自行设计。
四、实验设备及器件
1、数字电路实验逻辑箱 一台
2、74LS112 两片（双JK负边沿触发器）
3、74LS20 两片（双四输入与非门）
4、74LS04 一片（六反向器）
5、74LS00 一片（四二输入与非门）
6、74160 二片（同步十进制计数器芯片）

五、预习要求
1、 提前预习实验内容及相关知识；
2、 课前按实验内容完成题目设计：画出实验电路图。（主要设计过程要填写在实验报告中）
3、 制定验证方案。

实验五 综合实验
一、实验目的
数字电子技术综合实验是针对《数字电子技术基础》课程要求，通过独立完成一个较复杂的设计题目训练学生综合运用数字电路基本知识设计、调试电路的能力。

二、实验原理
组合逻辑电路时序逻辑电路的设计方法。
三、实验内容及要求
设计题目：
（一）、设计一个4人抢答逻辑电路。具体要求如下：
1．每个参赛者控制一个按钮，按动按钮发出抢答信号。
2．竞赛主持人另有一个按钮，用于将电路复位。
3．竞赛开始后，先按动按钮者将对应的一个发光二极管点亮，此时其他3人按动按钮对电路不起作用。
4．有人抢答时蜂鸣器发出2秒钟、100HZ的音响（蜂鸣器可由100HZ的矩形脉冲直接驱动）
（二）、设计一个1~5号的呼叫系统。具体要求如下：
1．1号优先级最高，优先级依次递减，5号最低
2．用数码管显示呼叫信号的号码，没有信号呼叫时显示“0”；有多个信号呼叫时显示优先级最高的呼叫号。
3．凡有呼叫就发出间歇2秒的呼叫声，直至有应答信号为止。
（三）、设计一个三位数字显示可控制计时器。要求如下：
1．计时范围为0~9分59秒，精确到秒；
2．能实现开机自动清零和手动清零；
3．用三位数码管显示计时时间；
4．可随时启动和停止计时，显示当时的计时值。
四、预习要求
从上述三个题目中任选一个，设计电路；列出所用元件清单；制定实验方案；记录实验结果。
也可自选一个题目，经教师允许后进行设计。
五、报告要求
有详细设计步骤，逻辑图，实验结果分析。

4. 使用一个4位二进制全加器，设计将8421码转换成余三码的电路，画出设计的电路图（用的是74283）

A1、A2、A3、A4接输入A、B、C、D，B3、B2、CI接地，B1、B0接高电平，输出CO悬空，S3、S2、S1、S0就是输回出Y3、Y2、Y1、Y0。就可以将输答入的四位BCD码转化成余三码。

根据余3码的定义可知，余3码是由8421码加3后形成的代码。所以用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码；

从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0接上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。

(4)74153全加器实验电路图扩展阅读：

规律：个位上的数字的次数是0，十位上的数字的次数是1，......，依次递增，而十分位的数字的次数是-1，百分位上数字的次数是-2，......，依次递减。

二进位计数制的四则运算规则十分简单。而且四则运算最后都可归结为加法运算和移位，这样，电子计算机中的运算器线路也变得十分简单了。不仅如此，线路简化了，速度也就可以提高。这也是十进位计数制所不能相比的。

5. 设计一个加法器

一、半加器
半加器是用于计算2个一个bit的二进制数a与b的和，输出结果是sum（s）和进位carry（c）。在多bit数的计算中，进位c将作为下一相邻bit的加法运算中。单个半加器的计算结果是2c+s。 真值表：
逻辑表达式：
Verilog描述为：
mole half_adder(
input a,
input b,
output c,
output s
);
assign c = a&b;
assign s = a^b;
endmole
电路图如下：
二、全加器
全加器不同于半加器是，全加器带有进位cin。输入为a，b，cin，输出为sum（s），进位carry（c），均是单bit信号。 s为a、b、cin三个单bit数的和，cout为a，b，cin三个数超过2后的进位。 真值表
逻辑表达式：
verilog描述：
mole full_add(
input a,
input b,
input cin,
output cout,
output s
);
assign s = a^b^cin;
assign cout = a&b | (cin & (a^b));
endmole
电路图：
表示符号：
三、行波进位加法器
N-bit加法器可以根据1-bit全加器组合而成。每个全加器的输出进位cout作为下一个全加器的输入进位cin，这种加法器称为行波进位加法器（Ripple-carry addr，简称RCA），如一个16bit加法器的结构如下所示，其中A、B为16bit的加数，S为A+B的和，c16为该加法器的输出：
由上图所知可以得到进位c16的结果依赖于c15,c14,c13,…c2,c1,c0，对于32bit，64bit等加法器，进位链将显得更加长。所以，行波进位加法器设计简单，只需要级联全加器即可，但它的缺点在于超长的进位链，限制了加法器的性能。
mole rca #(width=16)(
input [width-1:0] A,
input [width-1:0] B,
output [width-1:0] sum,
output cout
);
wire [width:0] temp;
assign temp[0] = 0;

genvar i;
for(i=0;i<width;i=i

6. 74ls153实现全加器原理

74ls153实现全加器原理是用门电路实现两个二进制数相加并求出和的组合线路。74ls153的逻辑功能是实现数据选择功能，即把多路数据中的某一路数据传送到公共数据线上，其作用类似于多个输入的单刀多掷开关。

7. 鍩轰簬74160鍜74153瀹炵幇鍙鎺26鍜46鍔犳硶璁℃暟鍣 姹傜數璺鍥 璋㈣阿锛佸傛灉鑳界畝鍗曡存槑姝ラゅ氨鏇村ソ浜

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