反馈置数电路

⑴ 数字逻辑电路，求电路图！！用74LS192设计6进制减法计数器，外部反馈置数法

一、分析与方案选择 

（一）首先要使用74LS192或40192设计一个4进制计数器和一个7进制计数器，然后通过数码管来显示状态。两种进制间的切换可以通过一个单刀双掷开关来实现。其重点和难点在于设计一个4进制计数器和一个7进制计数器。

（二）通过分析74LS192和40192的特点，发现可以使用清零法来设计一个4进制计数器，而7进制则不能直接通过置数或者清零获得。因此我选择采用置数法将74LS192或40192设计的从0到7的8进制计数器改装为从1到7的计数器，然后再通过一个减法器使从1到7的计数器变为从0到6的7进制计数器。而减法器可以使用集成加法器和四个异或门来实现。 

二、主要元器件介绍  在本课程设计中，主要用到了74LS192计数器、7447译码器、74LS00与非门、7408与门、74LS136异或门、74283加法器、七段数码显示器和一个单刀双掷开关等元器件。 

（一）十进制同步可逆计数器74LS192 功能如下： 

1、 异步清零。74LS192的输入端异步清零信号CR，高电平有效。仅当CR=1时，计数器输出清零，与其他控制状态无关。 

2、步置数控制。LD非为异步置数控制端，低电平有效。当CR=0,LD非=0时，D1D2D3D4被置数,不受CP控制。 

3、 加法计数器，当CR和LD非均无有效输入时，即当CR=0、LD非=1,而减数计数器输入端CPd为高电平，计数脉冲从加法计数端CPu输入时，进行加法计数；当CPd和CPu条件互换时，则进行减法计数。 

4、保持。当CR=0、LD非=1（无有效输入），且当CRd=CPu=1时，计数器处于保持状态。 

5、进行加计数，并在Q3、Q0均为1、CPu=0时，即在计数状态为1001时，给出一进位信号。进行减计数，当Q3Q2Q1Q0=0000，且CPd=0时，BO非给出一错位信号。这就是十进制的技术规律。 

在设计过程中，我主要利用74LS192的计数功能，通过置数法和清零法将其改造为一个4进制计数器和一个7进制计数器。

五、总结

1、在电路仿真时候，觉得原理图是正确的，但运行不出想要的结果，把74LS192换成了同样是计数器的74LS161,结果可以实现4、7进制的转换，知道是这个芯片本身特点，要根据它自身的性质来修改原理图；

2、还有，接地的标号中要把Net选项选为GND，不然在PCB制作中将没有接地这一个选项出现；

3、在PCB板制作时，要对元器件不断调整位置来使排版最佳。

⑵ 比较反馈归零与反馈置数两种电路设计方法优缺点（急！在线等）

反馈归零设计简单，操作方便，但不能克服器件计数速度的离散型； 反馈置数可以克服器件计数速度的离散型，但设计复杂

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⑷ 分别使用反馈置数法和置零法画出利用74161构成七进制加法计数器的电路图并画出各自电路的状态转换图。

利用74161构成七进制加法计数器，最大数是6，所以，利用计数到6时，产生置数脉冲，在下一个时钟脉冲时使计数器置数0000，实现回0。逻辑图如下，也是仿真图，图中的数码管你不用画，那是为了显示仿真效果的。